Устройство для обнаружения ошибок

(505 Н ОЗ М 13/О ГОСУДАРСТВЕННЫЙ КОМИТЕТПО.ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ, ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ именно к устройствам конт ции, и может быть использов системах передачи с приме уровневого кода БК, Изоб ляет повысить быстродейств устройство. Устройство для ошибок содержит блок 1 ком элемента НЕТ 2 и 3, триггер ратора 5 и б и элемент ИЛИ 7 раторов содержит ф эмиттерные повторители и че тора. 1 з.п,ф-лы, 2 ил. М 17 ,8) М 57-22253,тельство СССРУ 13/00, 1986.ДЛЯ ОБНАРУЖЕНИ осится к автоматике,ВТОРСКОМУ СВИДЕТЕЛЬСТВ(57) Изобретение от роля информаано в цифровых нением пятиретение позвоие и упроститьобнаружения параторов, два 4, два дешиф. Блок 1 компаазоинвертор, тыре компара1647913 10 15 20 30 40 45 50 55 Изобретение относится к автоматике, а именно к устройствам контроля информации, и может быть использовано в цифровых системах передачи с применением пятиуровневого кода БК,Цель изобретения - повышение быстродействия и упрощение устройства,На фиг.1 представлена структурная схема устройства для обнаружения Ошибок; нафиг,2 - структурная схема блока компараторов,В предлагаемом устройстве появляетсявозможность подавать импульс ошибки свыхода одного иэ дешифраторов сразу наустановочные входы триггера, вызывая егопереключение и тем самым из общего времени задержки с момента появления импульса ошибки на выходе дешифратора допереключения триггера исключается времяраспространения сигнала по цепочке издвух элементов ИЛИ, что и позвОляет повы"сить быстродействие устройства при болеепростом его исполнении.Устройство содержит блок 1 компараторов, первый и второй элементы НЕТ 2 и 3,триггер 4. первый и второй дешифраторы 5и 6 и элемент ИЛИ 7. Блок 1 компараторовсодержи фазоинвертор 8, эмиттерные повторители 9 и 10 и первый, второй, третий ичетвертый компараторы 11 - 14,Устройство для обнаружения ошибокработает следующим образом,На вход блока 1 компараторов поступаетпятиуровневый линейный сигнал в виде ко. да БК.На соответствующих выходах блока 1компараторов формируются двоичные импульсы, Импульсы со второго и третьего выходов блока 1 компараторов,соответствующие посылкам "+2" и "-2" вовходном сигнале, запрещают прохождениеимпульсов, соответствующих двоичным по сылкам "+2" и "-2" с первого и второго выходов блока 1 компараторов на выходыпервого и второго элементов НЕТ 2 и 3 соответственно. Импульсы с объединенныхинверсных выходов элементов НЕТ 2 и 3поступают на тактовый вход триггера 4 ивызывают его переключение. Сигналы с выходов триггера 4 поступают на вторые входы дешифраторов 5 и 6. При отсутствииошибок во входном сигнале соответствующего выхода триггера 4 на второй вход соответствующего дешифратора 5 или 6поступает сигнал, запрещающий прохождение третьего импульса положительной илиотрицательной триады на выход соответствующего дешифратора 5 или 6 и на выходустройства. При наличии ошибки во входном сигнале нарушается четность текущей цифровой суммы и с соответствующего триггера 4 и на второй вход соответствующего дешифратора 5 или 6 поступает сиг 5 нал, разрешающий прохождение третьего импульса триады на выход соответствующего дешифратора 5 или 6. Этот импульс (импульс ошибки) поступает на соответствующий установочный вход триггера 4 и вызывает его дополнительное переключение. В результате с того же выхода триггера 4 на второй вход того же дешифратора 5 или 6 снова поступает сигнал запрета, а на выходе дешифратора 5 или 6 формируется импульс ошибки, который через элемент ИЛИ 7 поступает на выход устройства.Комбинация символов "-1-1-1" ("+1+1+1" )в пятиуровневом сигнале с кодом БКвсегда следует за символом счетным (нечетным) номером значения текущей цифровой суммы,Формула изобретен ия 1. Устройство для обнаружения ошибок, содержащее триггер, элемент ИЛИ, выход которого является выходом устройства, блок компараторов. первый и второй выходы которого соединены соответственно с первым и вторым входами первого элемента НЕТ, третий и четвертый выходы - соответственно с первым и вторым входами второго элемент НЕТ, прямые выходы первого и второго элементов НЕТ соединены соответственно с первыми входами первого и второго дешифраторов, вход блока компараторов является входом устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия и упрощения устройства, инверсные выходы первого и второго элементов НЕТ объединены и соединены с С- входом триггера. прямой и инверсный выходы которого соединены соответственно с вторыми входами первого и второго дешифраторов, выход первого дешифратора соединен с первым. входом элемента ИЛИ и Я-входом триггера, выход второго дешифратора соединен с вторым входом элемента ИЛИ и й-входом триггера,2. Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок компараторов содержит фазоинвертор, вход которого является с входом блока компараторов, выходы соединены через эмиттерные повторители с первыми входами соответственно первого, второго, третьего и четвертого компараторов, вторые входы первого, четвертого и второго, третьего компараторов объединены соответственно и являются соответству1647913 Составитель С.ЛевичевТехред М.Моргентал Корректор А.Осауленко М,Яцола едакт Заказ 1415 Тираж 4 ф 6 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва. Ж, Раушская наб., 4/5 зводственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 1 ющими входами опорного напряжения, выходы первого - четвертого компараторов являются соответственно первым - четвертым,выходами блока компараторов.