Элемент памяти

(2 носится к вычисл 1 7 р ма быть испольстрай ствах р1 атричных кри О,Бюл . н, В Ю,П, (08 а 1 о Ю 1 ЦИ Х,В,Т Фоми 8.8) г Бо 20,енк т а е ализуемыхтаплах, Ц А,Д. (5 3) (56) С 1 гс в и7.66 елью и адежн 116-81:ае У 5, ОсСОЬе авышениеДля это га элемент мяти в мент Н ведены Е и тре ементы и 1 й ретии и четверт С 11/ ии и четвертыи ранзисторах. 3 ключ лвые 24887, кл986,публи три гге кол ды эле ов НЕ кости р аз ояд 1 ых Изо тельнои 4, то влияния ем н 11 и 12 при опемин аю)1 и мбазовых зобр элем ежнос ал ьн сх фиг, элем ента памяти первый1 й 4 элемен четверты менты налемент памяай 2, третий Е, третий 5 второй 8 к зисторах, и ти с одерЗи четв т ты пер выи чючевые э7 и тра и вторую 1 О 1 и инверсн ер вуи яму пара шины торо 1 Е ШИНЫ, Р рядные шины мент памяти Эл отает следую Элементы НЕ герное кольцо,функцию хранени ты НЕ 3от триги т твля етЭлемене осуще я ор мации,ачены дл 3 и 4 преднния, Пос к ол опер аия с ции ч инфор ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯЧПРИ ГКНТ СССР НИЕ ИЗОБР тение относится к вычислиехнике, в частности к запоустройствам, реализуемь 1 м на ичных кристаллах.етения - повышение наента памяти,представлена принципиэлемента памяти; наология ячейки БМК; нагическая реализация азовыхзобретения являетсяОСТИ ЭПЕМЕНта памяти а поступает на вхорации считывания (открываотся транзисторы 7 и 8 р-канальные) нри поступлении на их затворы сигнала 0 нет,и Следов ат ель но, пар азитная емкость на разрядных шинах1 и 12 не оказывает влияния па состояние три гтер а, При этом считывается парафазная информация (разрядные шины 11 и 12) поэтому момент истинной считанной информации легка определяется при наличии парафазы 1,0 или 0,1, Запись информации осуществляется поступлениемфазной информации на разрядные11 и 12 и открыванием транзисв 5 и 6 (и-канальные транзисторы) поступление по дине 9 уровня "1". Поскольку при запис 11 все равно необходим этап воздействия на триггерное кольцо, то в этом случае не важно наличиее пар аз ит ной е мс ости на шинах 11 и 12Предлагаемая развязка по считыванию и записи значительно повышает на" дежные характеристики элемента памяти. Подобная организация не ограничивает потребителя При этом выбраны ключевые элементы на транзисторах для записи и считывания различного типа проводимости, что позволяет достичь симметричности и полного топологичес кого покрытия принципиальной схемой ячеистой структуры БМК, Это видно на примере реализации элемента памяти на основе БМК, На фиг. 2 - ячейка БМК, на фиг, 3 - топология элемента памя" 35 ти двухуровневая разводка - А и А 2 ),Использование однотипных (по геометрическим размерам) транзисторов позволяет эффективней использовать площадь БМК, 20Развязка по считыванию и записи повышает надежность устройства и позволяет строить накопитель ОЗУ произвольной емкости с неразрушающим чтением,Возможность определения считыва ния истинной информации по наличию парафазы 1,О или О, на прямой и инверсной разрядных шинах позволяет не производить сложных расчетов времен,ных параметров для управляющих схем З 0 и гарантирует работу устройства при изменении электрофиэических параметров транзисторов, т. е, если транзисторыы работают (переключаются с любыми временными характеристиками ), тоработает устройство,Формула изобретенийЭлемент памяти, содержащий первый и второй элементы НЕ, первый и второй ключевые элементы. на транзисторах, стоки которых подключены к прямой разрядной шине, а затворы подключены соответственно к первой и второй адрес" ным шинам, исток транзистора первого ключевого элемента соединен с входом первого элемента НЕ и выходом второго элемента НЕ, вход которого соединен с выходом первого элемента НЕ, о т л и ч а ю щ и й с я тем, что, с целью повышения надежности элемента памяти, он содержит третий и четвертый элементы НЕ и третий и четвертый ключевые элементы на транзисторах, стоки которых подключены к инверсной разрядной шине, а затворы - к первой и второй адресным шинам соответственно,. выход второго элемента. НЕ соединен с вхо дом четвертогоэлемента НЕ, выход которого соединен с истоком транзистора четвертого ключевого элемента, выход третьего элемента НЕ соединен с истоком второго транзистора второго ключевого элемента, а вход - с истоком транзистора третьего ключевого элемента.