Параллельный асинхронный регистр на мдп-транзисторах

(51)5 6 11 0 ИСАНИЕ ИЗОБРЕТЕНИЯ ОМУ СВИДЕТЕЛЬСТ АВТ(57) Изобретение относ ной технике и может бы построения асинхрон ема и хранения информ щения регистра, со памяти 1 - 3, каждая из инверторов 4, 5 и логи выполненного на нагру 8 - 10 МДП-транзистор триггер 11, состоящий элемента И-ИЛИ-НЕ 1 ров 8 и 10 ячеек 1 - 3 со ющим входом 17 регис транзисторов - соотве дом инвертора 4 и у дом 18 регистра. 1 ил.%31й электротехничеянова (Ленина)вский, Н.М.Краи Б,С.Цирлин8,8) инчен ПАРАЛЛЕЛЬНЫЙ ТР НА МДП-ТРАН ИНХРОН СТОРАХ ИР ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ:СССР(56) Авторское свидетельство СССРЬЬ 583480, кл. 6 11 С 19/00, 1977.Авторское свидетельство СССРМ 1354249, кл. 6 11 С 19/00, 1986. ится к вычислительть использовано для ных устройств приации. С целью упродержащего ячейки которых состоит из ческого элемента 6, зочном 7 и ключевых ах, и управляющий из инвертора 12 и 3, истоки транзистоединены с управлятра, а затворы этих тственно с выхоправляющим выхоИзобретение относится к вычислитель. нойтехнике иможетбытьиспользовэно при построении асинхронных устройств приема и хранения информации.Цель изобретения - упрощение регистра.На чертеже показана схема регистра.Регистр содержит ячейки 1 - 3 памяти, каждая из которых состоит из первого 4, второго 5 инверторов и логического элемента 6, выполненного на нагрузочном 7 и первом 8, втором 9 и третьем 10 ключевых МДП-транзисторах, управляющий триггер 11, состоящий из инвертора 12 и элемента И-ИЛИ-НЕ 13, Регистр имеет также информационные входы 14 - 16 и управляющие вход 17 и выход 18. Параллельный асинхронный регистрработает следующим образом.В начальном состоянии на управляющем входе 17 регистра имеется высокий потенциал, в результате чего на выходахэлементов 6 ячеек 1 - 3 также будут высокиепотенциалы, на выходах их инверторов 4 -низкие потенциалы, а на выходах инверторов 5 - высокие потенциалы, на выходе элемента 13 управляющего триггера 11низкий потенциал, а на выходе его инвертора 12, т.е, на управляющем выходе 18 реги.стра, - высокий потенциал,После того, как на информационныевходы 14 - 16 ячеек 1 - 3 памяти поступят однофазные сигналы, соответствующие значениям разрядов записываемого кода, науправляющий вход 17 регистра подаетсянизкий потенциал. При этом на выходе элемента 6 каждой ячейки 1 - 3 памяти устанавливается значение, противоположноезначению на соответствующем информационном входе 14 - 16, на выходе инвертора4 - соответствующее этому значению, а нэвыходе инвертора 5 - противоположноезначение на соответствующем информационном входе 14 - 16, в результате чего навыходе элемента 13 управляющего триггера11 появится высокий потенциал, а на выходе его инвертора 12, т,е. на управляющемвыходе 18 регистра - низкий потенциал, чтосвидетельствует о завершении переходныхпроцессов при записи кода в регистр и установке парафазного кода на выходах инверторов 4 и 5 ячеек 1-3 памяти.Низкий потенциал на управляющем вы, ходе 18 регистра закрывает транзисторы 10и делает нечувствительными ячейки 1 - 3 памяти и управляющий триггер 11 к изменениюзначений сигналов на информационных входах 14 - 16 (отсекает регистр от информационных входов), 15 наконец, высокого потенциала нэ выходах инверторов 5 этих ячеек. В результате на 40 45 50 группы данного элемента, о т л и ч а ю 55 щ и й с я тем, что, с целью упрощения 5 10 20 25 30 35 После этого произвольным образом могут изменяться сигналы на информационных входах 14-16 ячеек 1-3 памяти с тем, чтобы к моменту следующей записи кода в регистр на этих входах были установлены значения, соответствующие разрядам записываемого кода,Перед новой записью кода регистр должен быть возвращен в начальное состояние, для чего на его управляющий вход 17 подается высокий потенциал, Это вызывает появление такого же потенциала на выходах элементов 6 ячеек 1 - 3 памяти, затем низкого потенциала на выходах инверторов 4 и,выходе элемента 13 управляющего триггера 11 появляется низкий потенциал, а на выходе его инвертора 12, т.е. на управляющем выходе 18 регистра, - высокий потенциал, что свидетельствует о завершении переходных процессов при возврате регистра в начальное состояние.Из сказанного следует, что при управлении процессом записи информации в регистр и его возвратом в исходное состояние с помощью сигнала на управляющем выходе 18 устраняется влияние разброса задержек элементов регистра на его работу. Формула изобретенияПараллельный асинхронный регистр на МДП-транзисторах, содержащий и ячеек памяти, каждая из которых состоит из первого и второго инверторов и логического элемента, состоящего из нагрузочного и трех ключевых транзисторов, причем сток нагрузочного транзистора соединен с шиной питания регистра, а исток - со стоком первого и второго ключевых транзисторов логического элемента и входом первого инвертора, выход которого соединен с входом второго инвертора и затвором первого ключевого транзистора логического элемента,исток второго ключевого транзистора которого соединен со стоком третьего ключево-. го транзистора, а затвор является соответствующим информационным входом регистра, и управляющий триггер, состоящий из инвертора и элемента И-ИЛИ-НЕ, выход и первые входы и групп которого соединены соответственно с входом и выходом инвертора управляющего триггера, а вторые входы - с входами(п+1)-й регистра, вторые входы и групп элемента И-ИЛИ-НЕ управляющего триггера соединены с выходами вторых инверторов соответствующих ячеек памяти и являются информационными выходами регистра, а, Заказ 2425 Тираж 488 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 третьи входы соединены с затворами вторичных ключевых транзисторов логических элементов соответствующих ячеек памяти, истоки первых и третьих ключевых транзисторов логических элементов ячеек памяти 5 и (п+1)й вход (и+1)-й группы элемента ИИЛИ-НЕ управляющего триггера являются управляющим входом регистра, а затворы третьих ключевых транзисторов логических элементов ячеек памяти и выход инвертора управляющего триггера являются управляющим выходом регистра.