Устройство для многорежимного управления -фазным шаговым двигателем

(56)Б 108АвР 141 тв (О 54) УСТУПРАВЛЕ 1ЛЕМ57) Изобреотехнике,ение относится лектйствам тности к устрривода, и мож ектрическ ет быт управелем с оль для дискретногым шаговым двиг ения фаз ива перестр ции. Це ширени ежимами ко ия состои мымиобрет дин для ь в раносте нальных возмож ОСУДАРСТБЕННЫЙ КОМИТЕТПО ИЭОБРЕТЕНИЯМ И ОТНРЫТИЯМРИ ПНТ СССР А ВТОРСНОЮУ СВИДЕТЕЛЬСТ РОЙСТВО ДЛЯ МНОГОРЕЖИМНОГО1 ИЯ тп-ФАЗНЬ 1 М ШАГОВЬ 1 М ДВИГАТЕустроиства путем увеличения числа режимов коммутации. Устройство содержит 2 К-входовое оперативное запоминающее устройство 1 с тактовым входом 2 для параллельной записи входной информации и с 2 К выходами, К-разрядный сумматор 3, выходы которого сОединены с соответствующими входными разрядами дешифратора 4 и с К входами оперативного запоминающего устройства 1, Соответствующие этим входам выходы соединены с информационными входами для одного двоичного числа сумматора 3, причем тех же разрядов, что и его выходные разряды, Остальные входы оперативного запоминающего устройства 1 соединены с шинами задания кодов, а соответствующие этим входам выходы соеены с информационными входамидругого двоичного числа сумматора, 1 з,н, ф-лы, 1 ил.11845 4 51.015 20 3 15Изобретение относится к электротехнике, в частности к устройствам электрического привода, и может быть использовано для дискретного управления ш-фазным шаговым двигателем с перестраиваемыми режимами коммутации еЦель изобретения - расширение эксплуатационных возможностей путем увеличения числа режимов коммутации.На чертеже представлена функциональная схема устройства цля много- режимного управления ш-Фазным шаговым двигателем.Устройство содержит 2 К-входовое оперативное запоминающее устройство 1 с тактовым входом 2 для параллельной записи входной информации и с 2 К выходами, К-разрядный сумматор 3, выходы которого соединены с соответствующими входными разрядами дешифратора 4 и с первыми К входами оперативного запоминающего устройства 1, Первые К выходов оперативного запоминающего устройства 1 соединены с информационными входами для первого двоичного числа сумматора 3, причем тех же разрядов, что и его выходы. Выходы (0,1,2. ,2 тп) дешифратора 4 соединены через ш элементов И-НЕ 5-9 с управляющими входами усилителей мощности (не показаны). В зависимости от реализуемых режимов коммутации используют различное число входов ш элементов И-НЕ, Так, для подключения одной и/или двух фазных обмоток шагового двигателя при соответствующих режимах коммутации и их переключениях используют трехвходовые элементы И-НЕ. В этом случае соединения выходов дешифратора 4 с входами ш элементов И-НЕ 5-9 следующие: второй вход п-го элемента И-НЕ (п=1, 2,3ш) соединен с 2(п)-м выходом дешифратора 4, а третий вход п-го элемента И-НЕ и первый вход (п+1)-го элемента И-НЕ соединены с (2 п)-м выходом дешифратора 4. В случае подключения двух и/или трех фазных обмоток шагового двигателя при соответствующих режимах коммутации и их переключениях используют пятивходовые элементы И-НЕ, В этом случае соединения выходов дешифратора 4 с входами ш элементов И-НЕ 5-9 следующие: четвертый вход п-го элемента И-НЕ и второй вход (п+1)-го элемента И-НЕ соединены с 2(п)-м 25 30 35 40 45 50 55 выходом дешифратора 4, а первый вход (и)-го элемента И-НЕ и пятый вход (п+1)-го элемента И-НЕ соединены с 2(п)-м входом дешифратора 4, а первый вход (п)-го элемента И-НЕ и пятый вход (и+1)-го элемента И-НЕ соединены с 2(п)-м выходом дешифратора 4.При других вариантах подключения фазных обмоток шагового двигателя ис" пользуется другое количество входов ш элементов И-НЕ 5-9. Шины 10-12 соединены соответственно с (К+1)-м, (К+2)-м, 2 К-м входами оперативного запоминающего устройства 1, а соответствующие этим входам выходы соединены с информационными входами для другого двоичного числа сумматора 3.В данном случае шина 10 соответствуетмладшему разряду входного кода, ашина 12 - старшему,Устройство .работает следующим образом.При включении питания выходные потенциалы оперативного запоминающего устройства 1 образуют два произвольных двоичных числа, которые при сложении сумматором 3 образуют на его выходе код одного двоичного числа. Этот код поступает на вход дешифратора 4, в соответствии с которым один из его выходов устанавливается в нулевое состояние. Появление выходного потенциала логического нуля дешифратора 4 на входе любого из элементов И-НЕ 5-9 устанавливает на его выходе потенциал логической единицы, что соответствует подключению фазной обмотки шагового двигателя (не показана). Шины 10-12 задания кодов позволяют в соответствии с двоичной логикой задавать величину шага перемещения шагового двигателя, движение которого происходит по каждому входному импульсу, поступающему на тактовый вход 2, При этом происходит запись в оперативное запоминающее устройство 1 нового значения кода, установленного на шинах 10-12, и предыдущего выходного кода сумматора 3, которые, складываясь, поступают на входы дешифратора 4. В соответствии .с задаваемой величиной шага перемещения изменяется входной код дешифратора 4, что приводит к переключению соответствующего выхода дешифратора. Так, при установке на ши 151184551 О15 20 25 30 35 40 45 нах 10-12 значения двоичного числа "единица" на действие каждого тактового импульса, поступающего на тактовый вход 2, последовательно переключаются выходы дешифратора 4, что соответствует несимметричному режиму коммутации шагового двигателя. Если теперь установить на шинах 10-12 значения двоичного числа "два", то происходит смена режима коммутации на симметричный, так как входной код дешифратора 4 теперь изменяется не на единицу, как прежде, а на два. Это приводит к переключению выходов дешифратора 4 через один. Но так как несимметричный режим складывается из двух симметричных, но сдвинутых между собой на один шаг, то в этом случае режим коммутации симметричный, причем определяется значением подключенных фаз того шага, после которого с приходом следующего входного тактового импульса произошло изменение величины шага. При этом исключаются ложные движения шагового двигателя на изменения величины шага, Если теперь установить на шинах 10-12 значение двоичного числа "три", то входной код дешифратора 4 изменяется на три, что приводит к переключению выходов дешифратора 4 через два на третий, а режим коммутации является несимметричным: -1-23-4- в (ш, ш)- (ш)-(ш,1) вв (ш,ш)-1-(или-12-234- в (ш, ш)-(ш,ш,1)- 12-), Обратное движение или реверс осуществляется также с помощью шин 10-12 задания кода путем подачи обратного кода применяемого режима коммутации плюо двоичная единица в младший разряд, Например, код режима несимметричной коммутации в прямом направлении вращения, установленный на шинах 10-12, равен двоичному числу "единица", т.е. 00,1, где единица соответствует младшему разряду. Тогда при реверсе этот код равен 111, так как он складывается из обратного кода 001, которому соответствует код 110, плюс двоичная единица в младший разряд. Установка на шинах 10-12 кода 000 (двоичного числа "нуль") соответствует режиму стоянки шагового двигателя, так как входные тактовые импульсы, поступающие на входную шину 2, осуществляют постоянную перезапись одного и того же кода, при котором постоянно включен один выход дешифратора 4.Таким образом, изобретение позволяет осуществлять многорежимное управление шагового двигателя с любым числом Фаз, исключить ложные движения при этом управлении как в статике (при остановленном двигателе), так и в динамике (в режиме вращения). Формула изобретения 1, Устройство для многорежимного управления ш-Фазным шаговым двигателем, содержащее К-разрядный дешифратор с 2 ш выходами и ш элементов И-НЕ, входы которых соединены с выходами дешифратора так, что второй вход и-го элемента И-НЕ (п=1,2,3 ш) соединен с 2(п)-м выходом де,шифратора, а третий вход п-;го элемента И-НЕ и первый вход (и+)-го элемента И-НЕ соединены с 12 п)-м выходом дешифратора, о т л и ч а ющ е е с я тем, что, с целью раеширения эксплуатационных возможностей путем увеличения числа режимов коммутации, в него введены 2 К-входовое оперативное запоминающее устройствос тактовым входом для параллельнойзаписи входной информации и 2 К выходами и К-разрядный сумматор, выходыкоторого соединены с соответствующими входными разрядами. дешифратора ис К входами оперативного запоминающего устройства, соответствующиеэтим входам выходы которого соединены с информационными входами одного двоичного числа сумматора, остальные К входы оперативного запоминающегоустройства соединены с шинамн задания кодов, а соответствующие этим входамвыходы соединены с информационными 50 входами другого двоичного числа сумматора, 2. Устройство по п, 1, о т л ич а ю щ е е с я тем, что в качествеоперативного запоминающего устройства