Одноразрядный десятичный сумматор

(57) Изобретение относится к областицифровой вычислительной техники иможет быть использовано в процессорах электронных вычислительных машин,а также в устройствах цифровой обработки сигналов. Целью изобретенияявляется повышение быстродействия.Устройство содержит входной двоичныйсумматор 1, элементы И 2-5, элемент олупров. Мир ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ИЛИ б, элемент НЕ 7, элементы ИСКЛЮЧАЮЦЕЕ ИЛИ 8-12, С выхода входного двоичного сумматора 1 снимается сумма чисел в двоично-десятичном коде и сигнал переноса, если сумма равна 16-19. Сумма на выходе получается в результате суммирования сигналов каждого из трех старших разрядов выхода входного двоичного сумматора 1 по модулю два при помоши элементов ИСКЛЮЧАЮЦЕЕ ИЛИ 8-12 с сигналами, формируемыми элементами И 2-5, элементам ИЛИ б, элементом НЕ 7, что приводит к уменьшению времени суммирования.Первый разряд выхода входного двоичного , сумматора 1 является первым разрядом а выхода одноразрядного десятичногоФ сумматора, вторым, третьим, четвертым разрядами которого являются выходы соответственно элементов ИСКЛЮ" С ЧАЮЩЕЕ ИЛИ 10-12. Выходом переноса одноразрядного десятичного сумматора является выход элемента ИЛИ 6, 1 ил,Изобретение относится к цифровойвычислительной технике и может бытьиспользовано в процессорах электрон-ных вычислительных машин, а также вустройствах цифровой обработки сиг-налов,Цель изобретения - повышение быстродействия,На чертеже представлена функцио Ональная схема одноразрядного деся-.тичного сумматора.Одноразрядный десятичный сумматорсодержит входной двоичный сумматор1 (четырехразрядный), элементы И 2- 155, элемент ИЛИ 6, элемент НЕ 7 и элементы ИСКЛБЧАЮЦЕЕ ИЛИ 8-12,Одноразрядный десятичный сумматорработает следующим образом.На входы входного двоичного сумматара 1 поступают числа А и В вцвоично-десятичном коде и сигналпереноса П. С выхода входного двоичного сумматора 1 снимается суммачисел в двоичном коде и сигнал переноса, если сумма равна 16-19. Выходные сигналы с трех старших разрядов выхода входного двоичного сумматора 1 поступают на входы элементовИ 4 и 5 которые формируют сигналы З 0переноса, если суща равна 10-15.Для получения суммы в двоичнодесятичном коде на вторые входы всехэлементов ИСКЛЮЧАЮЦЕЕ ИЛИ 8-12 поцается уровень логического нуля еслисумма равна 0-9. При этом сумма навыходе входного двоичного сумматора1 равна сумме на выходе одноразрядного десятичного сумматора.Если сумма на выходе входного 40двоичного сумматора равна 10 (1010)11 (1011), 14 (1110), 15 (1111), 18(10010), 19 (10011 то на вторыевходы элементов ИСКЛЮЧАЮЦЕЕ ИЛИ 10и 12 подается логическая единица,. формируемая элементами И 2 и 3, атакже элементом ИЛИ 6. На вторыевходы всех остальных элементов ИСВЛ 10 ЧАЮЩЕЕ ИЛИ 8, 9 и 11 подаетсяуровень логического нуля. При этомвторой, третий и четвертый разрядывыхода входного двоичного сумматора1 складываются по модулю два соответственно с вторым, третьим, четвертым разрядами числа 10 (1010) эле ментами ИСКЛЮЧАЮЩЕЕ ИЛИ 10-12.;Когда числа на выходе двоичноговходного сумматора 1 равны 12 (1100),13 (1101), на второй вход элемента ИСКЛЮЧАЯЦЕЕ П 1 11 поступает уровень единицы, формируемый элементами И 4 и 5, а также элементом НЕ 7. На вторые входы элементов ИСКЛЮЧАЮЦЕЕ ИЛИ 10 и 12 подается также логическая единица. На вторых входах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8 и 9 уровень логической единицы, формируемый элементом И 5 и элементом НЕ 7, появляется, когда сумма на выходе входного двоичного сумматора 1 равна 16 (1 оооо), 17 ( 1 ооо 1) .Формула изобретенияОдноразрядный десятичный сумматор, содержащий входной двоичный сумматор, первый, второй, третий, четвертый элементы И, элемент ИЛИ и элемент НЕ, причем выход второго разряда входного двоичного сумматора подключен к первому входу первого элемента И и к входу элемента НЕ, выход третьего разряда входного двоичного сумматора подключен к первому входу второго элемента И, выход четвертого разряда входного двоичного сумматора подключен к вторым входам первого и второго элементов И, выход первого элемента И и выход второго элемента И подключены соответственно к первому и к второму входам элемента ИЛИ, выход переноса входного двоичного сумматора подключен к первому входу четвертого элемента И и к третьему входу элемента ИЛИ, выход элемента НЕ подключен к первому входу третьего элемента И и к второму входу четвертого элемента И, выход первого разряда входного двоичного сумматора является выходом первого разряда одноразрядного десятичного суммагора, входы переноса, разрядов первого и второго операндов одноразрядного десятичного сумматора соединены соответственно с входом переноса, входами первой и второй групп разрядов входного двоичного сумматора, выход элемента ИЛИ является выходом переноса одноразрядного десятичного сумматора, о т л и ч а - ю щ и й с я тем, что, с целью повышения быстродействия, в него введены пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выход второго разряда входного двоичного сумматора подключен к первому входу первого элемента ИСКЛЮЧАЮЦЕЕ ИЛИ, выходы третьего и четвертого разрядов входного двоичного сумматора подключены к первым входам) Заказ 825/51 Тираж 667 Подписноей ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,0 соответственно второго и третьего элементов ИСКШОЧАЮЩЕЕ ИЛИ, выходы которых подключены к первым входам соответственно четвертого и пятого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго элемента И подключен к второму входу третьего элемента И, выход которого подключен к второму . входу четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход четвертого элемента И подключен к вторым входам второгои третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ,выход элемента ИЛИ подключен к вто 5рым входам первого и пятого элементов ИСКЛЮЧАЕ 61 ЕЕ ИЛИ, выходы первого,четвертого и пятого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются выходами соответственно второго, третьего и чет 10 вертого разрядов одноразрядного де 1 сятичного сумматора,