Двоично-десятичный накапливающий сумматор

ОПИСАН ИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 29324 Союз Советских Социалистических РеспубликЗависимое от авт, свидетельстваЗаявлено 041970 ( 389275/18-24) ЧПК 6 061 7/50 с присоединением заявкиПриоритетОпубликовано 15,1.1971. Бюллетень5 Дата опубликования описания 24.111.1971 Комитет по делам изобретений и открытий при Совете Министров СССРУДК 681,325,57(088.8) Авторизобретения Ж, В, Рындин Заявитель Рязанский завод счетно-аналитических машин ДВОИЧНО-ДЕСЯТИЧНЫЙ НАКАПЛИВАЮЩИЙ СУММАТОР Изобретение относится к области вычисли тельной техники и может быть использовано в арифметических устройствах параллельного или последовательно-параллельного типа, оперирующих с двоично-кодированиыми десятичными числами.Известны двоичцо-десятичцые накапливаю. щие сумматоры (вычитатели), содержащие триггерный суммирующий регистр, триггерцый регистр для хранения двоичных переносов и логические элементы на входах триггеров регистра переносов. Недостатком таких сумматоров является необходимость дополнительного времени для распространения переносов при введении коррекции.Целью изобретения является повышение быстродействия сумматора (вычитателя) за счет исключения времени на распространение двоичных переносов (заемов) при коррекции.Указанная цель в предложенном сумматоре достигается за счет того, что в него включены дополнительно три схемы И на входе регистра переносов, один из входов первой схемы И соединен с прямым выходом второго разряда суммирующего регистра, один из входов схемы И соединен с прямым выходом третьего разряда суммирующего регистра. Выходы обеих схем И соединены с входамп схемы ИЛИ четвертого разряда регистра переносов. Один из входов третьей схемы И соединен с инверсным выходом второго разряда суммирующего регистра. Выход трстьейсхемы И соединен с входом схемы ИЛ 11третьего разряда регистра переносов, Другие5 входы элементов И и элемента ИЛ 11 второго разряда регистра переносов соединеныс управляющей шицой,На чертеже приведена логическая схема последовательно-параллельного цакапливающс 10 го сумматора, рабо;ающего в двои шо-десятичном коде с весами двоичных рзрядоц 842и построенного иа потенциальных элементах,Сумматор содержит сумми)у 1 ощцй )сгистр,состоящий цз основцых триггеров 1 1, вспо 15 могательных триггеров 5 - 8 и логических элементов 1 Л 9 - 12 ца входах этих триггеров, ирегистр переносов, состоящий из триггеров 13 -17, логических элементов 11 18 - 20 - ИЛИ21 - 25 ца входах этих триггеров для образо 20 ванця и передачи двоичных переносов и дополнительных логических элемецтов И 26 28 - ИЛИ 22 - 24 для образования корректирующих кодов.Кроме того, в сумматоре имеется триггер 2925 с логическими элементами И 30 - 32 иИЛИ 33 иа входе для образсвация и временного раненця десятичного переноса.Каждая пара из основного и вспомогательного триггеров суммирующего регистра вмес 30 те с логическими элемептами И 9 - -12 сбразует потенциальный счетный триггер, счетный вход которого соединен с единичным выходом соответствующего трип ера регистра переносов. Управление работой суммирующего регистра осуществляется потенциальнымп сигналами Е/ - Уз. Сигнал ЕУ, служит для установки основных триггеров в нулевое состояние. По сигналу 1lз содержимое основных триггеров передается во вспомогательные, а по сигналу У в тех разрядах, где на счетный вход поступает единичный потенциал от триггеров регистра переносов, основные триггеры меняют свое состояние па обратное, осуществляя тем самым поразрядное сложение по модулю два своего содержимого с содержимым четырех младших разрядов регистра переносов.На единичных входах триггеров 17 - 14 регистра переносов включены логические элементыы И 18, И 19 - ИЛИ 21 - 24, которые служат для образования двоичных переносов при сложении кодов двоично-десятичных числе. В данном сумматоре двоичные переносы образуются по следующему логическому уравнению: А; = С;А;ТС;В;,где А;+, - перенос в(+1)-й разряд из -го,С; и С, - значение суммы по модулю 2 в-ом разряде и ее инверсия,В; - значение ю-го разряда одного пзслагаемах.На единичном входе триггера И включены логические элементы И 9 - ИЛИ 2 б, через которые в этот триггер передается хранящийся в триггере 29 десятичный перенос из предыдущего десятичного разряда. Образованием и передачей переносов управляет сигнал С 1 ь Сигнал 11, служит для установки триггеров регистра переносов в нулевое состояние. Кроме того, на входах триггеров 1 б - 14 регистра переносов включены дополнительные логические элементы И 2 б - 28 - ИЛИ 22 - 24, которые слукат для образования в нем корректирующих кодов, Входы этих элементов соединены с выходамц основных триггеров суммирующего регистра и с управляющим сигналом У по которому процсходцт образование корректирующих кодов. При сложении в коде 8421 разряды корректирующего кода получают по следующим логическим уравнениям;Ац,=СзЧС,; Ад=С,; Ад=1; Ад О, в соответствии с которыми и выполнены соединения на чертеже. В сумматоре четыре младших разряда регистра переносов, помимо описанных функций, служат еще в качестве буферного регистра, в котором временно хранятся коды десятичных цифр, участвующих в сложении чисел, последовательно считываемые из запоминающего устройства. Для этого триггеры 1 б - И имеют гходы с 17 - Ув которые соединяются с успгцтелями считывания.Для образования ц временного храпения десятичного переноса в сумматоре предусмотрен 5 10 15 20 25 30 35 40 45 50 55 60 65 триггер 29 и логические элементы И 80 - 82и ИЛИ 88 на его единичном входе. Эти элементы включены в соответствии с уравнениемТЯ 9 - А/ СС, / С.,СОбразованием десятичного переноса управляет сигнал У а сигнал У служит для установки триггера 29 в нулевое состояние.Единичные выходы основных триггеров сум.мирующего регистра являются выходами сумматора, с которых снимается код десятичнойсуммы и подается на усилители записи запоминающего устройства (ЗУ). Выход с триггера 29 используется в устройстве управлениядля выработки сигнала У.Описанный накапливающий сумматор полную обработку двух десятичных цифр осуществляет за шесть тактов, каждый из которых,как это принято в потенциальной системе элементов, делится на две фазы с 1; и ср, Предположим, что в предыдущем цикле сложения спомощью сигнала У, триггеры 1 - 4 были установлены в О, а триггер 29.ранит возможную единицу переноса из предыдущего десятичного разряда (состояние остальных триггеров - безразлично).В первой фазе первого такта на входы 117 -- Е/,О с усилителей считывания поступает кодочередной цифры первого слагаемого, одновременно на вход У 5 подается сигнал противоположной полярности, заканчивающийся несколько ранее сигналов 11, - У,о, В результатепредыдущее содержимое регистра А гасится, ив его триггеры 1 б - И записывается код первого слагаемого. Кроме того, в этой фазе подается сигнал Упо которому триггеры регистра В в соответствии с содержимым регистра С устанавливаются в О. Во второйфазе первого такта подается сигнал У по которому код первого слагаемого передается врегистр С, складываясь поразрядно по модулю два с нулевым содержимым последнего.Одновременно с выходов регистра С происходит запись (регенерация кода первого слагаемого в ЗУ).В первой фазе второго такта на входы Ут -- У,о с усилителей считывания поступает одновременно с сигналом Ь, код очередной цифры второго слагаемого и устанавливается втриггерах 1 б - И. Кроме того, подается сигнал Уь по которому код первого слагаемого,хранящийся в регистре С, переписывается ещеи в регистр В.Во второй фазе второго такта по сигналуУ, в регистре С происходит поразрядное сложение по модулю два кодов первого и второгослагаемого.В третьем такте подаются сигналыУв и 114, по которым в регистре А происходитобразование двоичных переносов. Длительность сигнала 05 такая же, как и в предыдущих тактах, т. е, несколько менее длительности одной фазы, а сигнал У., должен иметь длительность, достаточную для последовательного переключения пяти триггеров 17 - И в направлении от младшего разряда к старшему, ввиду возможного распространения двоичного переноса.В первой фазе четвертого такта подается сигнал Уз, по которому содержимое регистра С переписывается в регистр В. Во второй фазе четвертого такта подаюгся сигналы Е/, С/, и Уп. По сигналу У в регистре С происходи г поразрядное сложение по модулю два хранящейся в нем поразрядной суммы слагаемых с полученными в регистре А двоичными переносами, в результате чего в регистре С образуется полная двоичная сумма слагаемых. По сигналам ЕУ 1 и Уы, в зависимости от наличия двоичного переноса в триггере 17 или от образования в регистре С псевдотетрады, в триггере 29 записывается единица переноса в следующий десятичный разряд.Если после четвертого такта триггер 29 содержит нуль, то это означает, что в регистре С образовалась правильная десятичная сумма, и пятый такт пропускается илн остается холостым.При наличии в триггере 29 единицы в пер вой фазе пятого такта подаются сигналы Ь, У 5 и У 6, По сигналу Уз содержимое регистра С переписывается в регистр В, а по сигналам У и У 6 в регистре А образуется корректирующий код. Во второй фазе пятого такта по сигналу У в регистре С происходит поразрядное сложение по модулю два хранягцегося в нем кода некорректированной двоичной суммы с полученным в регистре А корректирующим кодом, в результате чего в регистре С образуется правильная десяти гпая сумма.В первой фазе шестого такта производят запись десятичной суммы из регистра С в ЗУ, а во второй фазе по сигналу Ус регистр С устанавливается на нуль, и управляющие цепи ЗУ переключают на следующий десятичный разряд. Описанный цикл повторяется столько раз,сколько десятичных разрядов содержат складываемье числя.Если цепи, образованпядвопчных переносов5 выполнить по уравненшоА,+с = С;А,/ С;В;,а цепи ооразованпя кор 13 сктпрощсго кода -по урагпениям10 А 16=С;,ЧС,; А,6=С; А,4=1; А 1,; - О, тоописанная схема превращается в вычитатель,который будет выполнять вычитание двопчнодесятпчных чиссл в прямых кодах. Прп этомв первом такте надо подавать вычитаемое, а15 во втором - ухсепьшасмое.Прп необходимости можно построить сумматор-вычптатгль, который в зависимости отуправляюсцпх сигналов будет выполнять сложение илп вычитание.20Предмет изобретения Двопчпо-десяти шый накапливающий сумматор, содержащий суммирующий регистр, 25 регистр переносов и логпчесспе элементы Ии ИЛИ, отлссчасосассйся тем, что, с целью повыше пя быстродействия, он дополнительно содержит на входе регистра переносов три схемы И, один пз входов первой схемы И 30 соединен с прямым гыходом второго разрядасуммирующего регистра, один пз входов второй схемы И соединен с прямым выходом третьего разряда суммирующего регистра, выходы обеих схем И соединены с входами схе мы ИЛИ четвертого разряда регистра переносов, один пз входов третьей схемы И соединен с инверсным выходом второго разряда суммирующего регистра, выход третьей схемы И соединен с входом схемы ИЛИ третье.40 го разряда регистра переносов, другие входыэлементов И и элемента ИЛИ второго разряда регистра переносов соединены с управляющей шиной.ЫиСост а витель И. В. Дол гушева Редактор Е. В. Семанова Тсхрсд 3. Н. Тараненко Корректор Л. Б. Бадылама Изд.222 Заказ 975/18 Тираж 473 Подписное ЦНИИПИ Комитета по делам изобретений п открытий при Совете Министров СССР Москва, К, Раушская наб., д 4(5ипографпи, пр. Сапунова