Запоминающее устройство

(191 01) 51 1 С 110 й М ВИДЕТЕЛЬСТ ТОРСИ 4 ов И, ения, а вход ГосуддРственний Комитет сссРпо делдм изоБретений и отнътии(56) Авторское свидетельство СССР В 705901, кл, С 11 С 7/ОО; 1982.Авторское свидетельство СССР У 780035, кл. С 11 С 7/00, 1982.(57) Изобретение относится к области вычислительной техники, в частности к запоминающим устройствам, и может быть использовано в качестве динамического блока памяти при работе различных внешних устройств (ЭВМ, процессоры), Цель изобретения - повышени быстродействия устройства и расширение области применения за счет возможности осуществления его работы с внешними устройствами с передачей инФормации в обоих направле достигается введением элеме ИЛИ, триггеров, блоков сопр адресного селектора, селект ных данных, мультиплексора и блоказадержки. С инверсного выхода триггеров осуществляется запрет на прохождение инФормации с элементов И 13,15, в результате чего блокируется обращение к запоминающему устройствулюбых внешних устройств и блокируется регенерация информации в блоке 1памяти. Ло окончании процесса записи сигнал с одного из выходов блока 12 задержки устанавливает триггер6 в нулевое состояние и на выходыэлементов И 13 и 15 подается разрешающий потенциал, в результате чегоначинается регенерация инФормации.Регенерация инФормации в блокепамяти осуществляется в промежуткахмежду обращениями к предложенномуустройству. 1 ил,Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может бытьиспользовано в качестве динамического блока памяти при работе различных5внешних устройств (ЭВИ, процессоры).Целью изобретения является повышение быстродействия устройства ирасширение области его примененияэа счет возможности осуществленияработы с внешними устройствами с передачей информации в обоих направлениях.На чертеже изображена функциональная схема предложенного устройства.Запоминающее устройство содержитблок 1 памяти, генератор 2 тактовыхимпульсов, счетчик 3 строк, триггеры4,5,6, блоки 7 и 8 сопряжения, селектор 9 входных данных, адресный селектор 10, мультиплексор 11, блок12 задержки, элементы И 13-16, элементы ИЛИ 17, 18 и 19, управляющиевнешними устройствами и процессором, 25выходы 20 и 2 устройства, вход 22сброса устройства, вход 23 записисчитывания устройства, входы 24 и 25разрешения занесения информации, информационные выходы 26 и 27 устройства, информационные,вхо 1 ы 28 и 29 устройства.Устройство работает следующим образом,Перед началом работы происходитустановка в нуль триггеров 4,5,6 блока 1 памяти. При наличии сигналов записи и разрешения занесения информации на входах элемента И 14 на его выходепоявляется импульсф которыи устанав 40 ливает триггер 6 я единичное состояние (триггер 5 находится в нулевом состоянии и с его инверсного выхода поступает разрешающий сигнал на один из входов элемента И 14). С инверсного выхода триггера 6 осуществляется запрет на прохождение информации с выхода элемента И 13 и с выхода элемента И 15, в результате чего блокируется обращение к запоминающемуустройству любых внешних устройств и блокируется регенерация информации в блоке 1 памяти, При появлении сигнала на входе 23 осуществляется запись в блоке 1 поступившего слова и происходит запуск блока 12 задержки. С55 целью исключения несанкционированной регенерации информации сигнал с входа 23 поступает на один из входов элемента ИЛИ 17, выходной сигнал которого фиксирует нулевое состояние триггера 4. По окончании процесса записисигнал с одного из выходов блока 12устанавливает триггер б в нулевое состояние, в результате чего на входыэлементов И 13 и 15 подается. разрешающий потенциал.В режиме считывания на вход 29поступает только код адреса, а считанный код адреса по разрешению триггера 6 через мультиплексор 11 подаетсяна блок 8 и далее на выход 27,Одновременно с передачей кода считанного слова с блока 12 подаетсясигнал "Сопровождение 1", обеспечивающий работу приемных блоков внешнегопроцессора. Сразу после окончанияработы формируннцих и усиливающих схемблока 1 памяти после установки триггера 6 в нулевое состояние начинаетсяработа блоков регенерации. Импульс сгенератора 2 устанавливает триггер 4в единичное состояние, и через элемент И 16 начинается счет адресов регенерируемых строк на счетчике 3,Адреса строк через селектор 10 адреса по разрешаюнему потенциалу с триггера 6 подаются в блок 1 памяти,обеспечивая регенерацию информации вблоке 1 памяти. При каждом новом обращении регенерация прерывается,обеспечивая сохранность последнегорегенерируемого адреса.Обращение от периферийных устройствпроизводится аналогичным образом,только подается разрешающий потенциап"внешнее устройство" на вход 24, который позволяет сигналу "Запись" проходить через элемент И 13 на триггер 5.Сигнал с инверсного выхода триггера5 блокирует при этом работу элементовИ 14 и 15. С блока 12 задержки выдается сигнал "Сопровождение 2" информации внешнего устройства.При таких режимах работы обеспечивается регенерация информации как впромежутках между обращениями, так ипри отсутствии обращений к эапоминающему устройству, а также надежнаяасинхронная работа внешних устройстви процессоров с запоминающим устройством. Введение в предложенное устроиство новых элементов и блоков позволило увеличить его быстродействие за счет осуществления регенерации инфор1411915 10 Тираж 590 11 одпнсное 1111111 Заказ 5899/51 Произв.-полп 1 р. пр-тне, г, Ужгород, у л. Проектная, 4 мации в блоке памяти в промежутках записи (обращения) и расширить область применения устройства за счет его работы с внешними (периферийными) устройствами с оперативным переключе 5 нием потоков информации к внешним устройствам различного типа в,прямом и обратном направлениях,Формула изобретенияЗапоминающее устройство, содержащее блок памяти, вход установки нуля которого является входом сброса устройства, генератор тактовых импульсов и счетчик строк, о т л и ч а ю - щ е е с я тем, что, с целью повышения быстродействия устройства и расширения области его применения за счет воэможности осуществления работы 20 с внешними устройствами с передачей информации в обоих направлениях, в него введены элементы И, ИЛИ, триггеры, блоки сопряжения, адресный селектор, селектор входных данных, мульти ппексор и блок задержки, первый и второй выходы которого являются выходами устройства, вход блока задержки является входом разрешения записи-считывания информации устройства и соединен с первыми входами первого и второго элементов И, с входом разрешения за писи-считывания информации блока памяти и с первым входом первого элемента ИЛИ, второй вход первоо элемен та ИЛИ соединен с входом установки нуля блока памяти, выход которого соединен с информационным входом мультиплексора, информационный и адресный входы блока памяти соединены 40 с выходами селектора входных данных и адресного селектора соответственно, выход блока задержки соединен с первыми входами второго и третьего элементов ИЛИ, вторые входы которых сое динены с вторым входом первого элемента ИЛИ, выход первого элемента ИЛИ соединен с входом установки нуля первого триггера, вход установки единицы которого соединен с выходом третьего элемента И, выхоц первого триггера соединен с первым входом четвертого элемента И и с первым входом разрешения приема инФормацииадресного селектора, выход генератора тактовых импульсов соединен с первым входом третьего элемента И ивторым входом четвертого элемента И,выход которого соединен с информационным входом счетчика строк, перваяи вторая группы информационных входовадресного селектора соединены с первыми группами информационных выходовпервого и второго блоков сопряжения,вторые группы информационных выходовкоторых соединены с индормационнымивхопами селектора входных данных, выход счетчика строк соединен с третьимвходом адресного селектора, вторыевходы первого и второго элементов Иявляются входами разрешения записи информации устройства, выход первогоэлемента И соединен с входом установки единицы второго триггера, вхоцустановки нуля которого соединен свыходом второго элемента ИЛИ, прямойвыход второго триггера соединен свходом разрешения приема информациипервого блока сопряжения, с первымивходами разрешения приема информацииселектора входных данных, адресногоселектора и мультиплексора, инверсныйвыход второго триггера соединен стретьим входом второго элемента, И ивторым входом третьего элемента И,выход второго элемента И соединен свходом установки единицы третьеготриггера, вход установки нуля которого соединен с выходом третьего элемента ИЛИ, инверсный выход третьеготриггера соединен с третьими входамипервого и третьего элементов И, прямой выход третьего триггера соединенс входом разрешения приема информациивторого блока сопряжения, вторыми входаьи разрешения приема инФормации селектора входных данных адресногоселектора и мультиплексора, выходыкоторого соединены с информационнымивходами блоков сопряжения, группытретьих информационных выходов которых являются выходами устройства, информационные входы блоков сопряженияявляются информационными входами устройства.