Дешифратор

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А 1 4 С 11 С 8/ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРпо делАм изОБРетений и ОтнРытий ОБРЕТЕНИЯ д ",ЛЬСТВУ ВййЛ 1 ц 1(57) Изобретение относится к вычислительной технике и может бы польэовано в программируемых ных запоминающих устройства фраторатем,й и7,10,зистоуправответе е ыходеодни и могутме считыамми ров ать испостоян х. Цель еЙ ОПИСАНИЕК АВТОРСКОМУ СВИ изобретения - упрощение девиПоставленная цель достигаетсчто дешифратор содержит втортретий нагруэочные резисторыпервый и второй ключевые транры 8,9, буферный элемент 11,ляемый генератор:тока 19 с сствующими связямне Использовбуферных элементов 11 позволличить размах напряжения на17 дешифратора. В результатете же выходы 17 дешифраторабыть использованы как в реживания, так н в режиме прогрния, 2 ил, 1437914Изобретение относится к вычислительной техник и может быть использовано в программируемых постоянных запоминающих устройствах (ППЗУ).Целью изобретения является упроще 5 ние дешифратора,На фиг,1 представлена электричес" кая схема дешифратора; на фиг.2 - схема логической ячейки дешифратора.Лешифратор содержит логические ячейки 1, входы которых являются адресными входами 2 дешифратора. Каждая логическая ячейка 1 состоит иэ группы ключевых транзисторов 3, 15 генератора 4 тока, опорного транзистора 5, первого и второго нагрузочных резисторов 6,7, первого и второго ключевых транзисторов 8, 9, третьего нагрузочного резистора 10, буфер ного элемента 11, выполненного на транзисторах 12, 13, шины 14 нулевого потенциала дешифратора, шины 15 питания деиифратора, шины 16 управления режимом работы дешифратора, вы ход каждой ячейки 1 является выходом 17 дешифратора, базы транзисторов 5 являются опорными входами 18 дешифратора. Лешифратор также содержит управляемый генератор 19 тока. 30 Дешифратор работает следующим образомм.В режиме считывания напряжение на шине 16 равно нулю. Ток генератора19 имеет минимальное значение. При подаче комбинации входных сигналов на входы,2 дешифратора только в одной из всех ячеек 1 в каждой группе, образованных входами 18, на базах 40 всех транзисторов 3 прикладываются нулевые логические уровни. При этом единичный уровень подается на базу транзистора 5 только одной ячейки 1. В силу соотношения напряжений логи ческих уровней единичный логический уровень оказывается на коллекторах транзисторов 3 только одной ячейки 1, при этом транзистор 5 проводит, и на его коллекторе будет нулевой уровень. В других ячейках 1 на коллек торах транзисторов 3 - нулевой логический уровень, а на коллекторе транзистора 5 - единичный. В невыбранных ячейках 1 транзистор 9 находится в проводящем состоянии и через него55 течет часть тока генератора 19, создавая на резисторе 10 падение напря" жения, необходимое для выключения буферного элемента 11 в режиме считывания.В выбранной логической ячейке 1 делифратора транзистор 9 закрыт и через резистор 10 ток не течет,В режиме программирования величи" на напряжения на шине 16 увеличивается. Увеличивается также и ток генератора 19, Транзистор 9, соответствующий выбранному выходу, закрыт,и напряжение на выходе 17 определяется схемой буферного элемента 11 (транзистор 8 закрыт, так как его эмиттерный переход смещен в обратном направлении). В каждой ячейке 1, соответствующей невыбранному выходу 17 дешифратора, транзистор 9 проводит часть тока генератора 19, создавая на резисторе 1 падение напряжения, необходимое для выключения буферного элемента 11 в режиме программирования.Формула изобретенияДешифратор содержащий логические ячейки, каждая из которых состоит иэ группы ключевых транзисторов, опорного транзистора, генератора тока, первого нагрузочного резистора, первый вывод которого подключен к шине нулевого потенциала дешифратора, а второй вывод соединен с коллекторами ключевых транзисторов группы, базы которых являются адресными входами дешифратора, а эмиттеры соединены с эмиттером опорного транзистора и с первым выводом генератора тока, второй вывод которого подключен к шине питания дешифратора, базы опорных транзисторов логических ячеек дешифратора являются опорными входами дешифратора, о т л и ч а ю щ и й с я тем, что, с целью упрощения дешифратора, он содержит управляемый генератор тока, а каждая логическая ячейка дешифратора состоит иэ второго и третьего нагрузочных резисторов, буферного элемента, двух ключевых транзисторов, эмиттер первого ключевого транзистора соединен с выходом буферного элемента, база - с коллекторами ключевых транзисторов группы, первый вывод второго нагрузочногорезистора подключен к шине нулевогопотенциала дешифратора, а второй вывод соединен с коллектором опорноготранзистора и базой второго ключевого транзистора, коллектор которогоз 14379 соединен с первым выводом третьего нагруэочного резистора и информационным входом буферного элемента, вход питания которого соединен с вторым выводом третьего нагруэочного резис 5 тора и коллектором первого ключевого транзистора и подключен к шине управления режимом работы дешифратора,.г оставитель С.Королеехред М.Дидык Корректор В. Гирня Редактор М. Бандура Подписное комитета СССР открытий кая наб., даказ 589 4/5 приятие, г. Ужго Проектна 1 Тираж 590ВНИИПИ Государственнпо делам изобретен 13035, Москва, Ж, Р Производственно-полиграфическо эмиттеры первых ключевых транзисторовлогических ячеек являются выходамидешифратора, а эмиттеры вторых ключевых транзисторов логических ячеексоединены с первым выводом управляемого генератора тока, второй выводкоторого подключен к шине питаниядешифр ат ор а.