Ассоциативный процессорный элемент

ОСУДАРСТВЕННЫЙ КОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ ИОТКРЫТ САНИЕ ИЗОБР(71) Челябинский политехнический институт им. Ленинского комсомола (53) 681.325,65(088.,8)(56) 1. Медведев И.Л., Прангишвили И.В., Чудин А.А. Многопроцессорные вычислительные системы с перестраиваемой структурой. М., Препринт/ИПУ АН СССР, 1975, с. 41-43, рис. 13.2. Авторское свидеФ 700863, кл. С),)6(54)(57) АССОЦИАТИВНК 1 ПРОЦЕССОРНЫЙ ЭЛГМЕНТ, содержащий две группы ячеек памяти, входы разрешения записи прямого кода ячеек памяти первой группы соединены с выходом первого элемента И, входы разрешения записи инверсного кода соединены с выхо дом второго элемента И, входы разрешения считывания соединены с выхдом третьего элемента И, первые вхо"ды первого и второго элементов Иподсоединены к первому входу ассоциатинного процессорного элемента, первый вход третьего элемента И является вторым входом ассоциативного процессорного элемента, вторые входыпервого и третьего элементов И соединены с первым выходом полусумматора, второй вход второго элемента Исоединен с вторым выходом полусумматора, первый и второй в)оды которого соединены соответственно с выхо-.дами ячеек памяти первой и второйгрупп, о т л и ч а и щ и й с я тем,что, с целью сокрачения оборудования, он содержит триггео. управляющий вход которого подсоединен к первому входу ассоциативного процессорного элемента, информационный входтриггера соединен с выходами ячеекпамяти первой группы, выход триггера соединен с входом разрешения записи ячеек памяти второй группы.Изобретение относится к вычислительной технике и может быть использовано при построении параллельныхпроцессоров и однородных вычислительных систем, предназначенных длягрупповой обработки массивов индюрмации.Известен процессорный элемент,содержащий последовательность одноразрядных ячеек ассоциативной памяти, объединенных горизонтальнымишинами разрешения записи и разрешения считывания информации, а также шиной совпадения содержимого этихячеек с кодом опроса 1.15Недостатком процессорного элемента является низкое быстродействиепри выполнении ариАметических и ло 1ических операций,Наиболее близким по техническойсущности к предлагаемому является элемент, совокупность ячеек ассоциативной памяти которого разделяется на две группы, выходы совпадения ячеек каждой из которых объединяют ся раздельными шинами совпадения, подключенными к входам одноразрядного сумматора, третий вход которого соединен с выходом переноса сумматора, входы, разрешения считывания, разрешения записи прямого кода записи и разрешения записи инверсного кода записи всех ячеек ассоциативной памяти подключены через конъюнкторы соответственно к прямому и инверсному выходам суммы сумматора.35Данный элемент работает следующим образом, В первую и вторую группы ячеек памяти записываются соответственно первый и второй операнды. При выполнении команды Опрос-зал 40 пись" и подаче единичных сигналов на входы опроса незамаскированнык разрядов операндов и на вход записи ячейки результата на прямом выходе . сумматора Аормируется сигнал, рав 45 ный результату суммирования разрядов операндов и переноса из предыдущего разряда. Гдиничный сигнал на прямом выходе 50сумматора позволяет записать в ячейку результата единичный результат суммирования, а сигнал на инверсном выходе - нулевой результат суммирования. Результат одноразрядной опе рации может быть сформирован и запи-. сан как в свободную зону, так и зону одного из операндов за один такт опроса-записи беэ предварительнойобработки зоны резудьтата, т.е. с1предельным поразрядным алгоритмичес",ким быстродействием И .Недостатком процессорного элемента является необходимость размещенияскладываемых операндов в разных эонах.Цепь изобретения - сокращение оборудования.Поставленная цель достигается тем,что ассоциативный процессорный элемент, содержащий две группы ячеекпамяти, входы разрешения записи прямого кода ячеек памяти первой группы соединены с выходом первого элемента И входы разрешения записи инверсного кода соединены с выходомвторого элемента И, входы разрешения считывания соединены с выходомтретьего элемента И, первые входыпервого и второго элементов И подсоединены к первому входу ассоциативного процессорного элемента, первыйвход третьего элемента И являетсявторым входом ассоциативного процессорного элемента, вторые входы первого и третьего элементов И соединены с первым выходом полусумматора,второй вход второго элемента И соединен с вторым выходом полусумматора,первый и второй входы которого соединены соответственно с выходами ячеек памяти первой и второй групп, содержит триггер, управляющий вход которого подсоединен к первому входуассоциативного процессорного элемен"та, информационный вход триггерасоединен с выходами ячеек памятипервой группы, выход триггера соединен с входом разрешения записи ячеек памяти второй группы,На чертеже изображена схема ассо"циативного процессорного элемента,Элемент содержит группы 1 и 2ячеек 3 памяти, полусумматор 4, триггер 5, элементы И 6-8,Ассоциативный процессорный элементработает. следующим образом,В первую группу ячеек 3 записывается первый операнд А. На входы опроса ячеек памяти этой группы подается второй операнд В, на входызаписи - единичные значения. Принцип обработки последовательно-поразрядный, вследствие этого все разряди, кроме одного, замаскированы как по опросу, так и по записи. На входЬР 5 1 О 1 О 1 1 О О 1 ОО 1 1 Оопроса ячейки переноса Р подается ну. - . левое значение, на вход записи " соответствующий, не маскируемый , разряд операнда В-Ь.В таблице показана истинность одноразрядного сложения,Опрос разряда Р производится по "О", а на входы записи ячеек суммы и переноса подаются соответственно единичный сигнал и значение немас.кируемого разряда операнда В. а Р О О О О О О О 1 1 О 1 1 О О 1 1 1 1 1 1 О 1 О 1 О При совпадении значений а и Ь на входе полусумматора 4, соединенном с выходами ячеек памяти первой группы, будет единичный сигнал, а иа выходе совпадения ячейки переноса (на втором входе полусумматора) единичное значение будет при Р О, В этом случае на прямом выходе полу- сумматора будет нулевое значение, на инверсном и на выходе триггера 5 - единичные значения, что обеспечит запись О в ячейку результата и за-. пись значений о в ячейку переноса. В случае Р=1 на выходе совпадения ячейки переноса будет нулевое значение, что обеспечитединичное.значение сигнала на прямом выходе полу",сумматора н запись "1" в разряд ре 5 зультата.В случае несовпадения значенийа и Ь на первом входе полусумматора 4 будет нулевое значение сигнала, а на втором входе полусумматораО в зависимости от значения Р будетединичное (Р=О) или нулевое (Р=),В первом случае с прямого выхода по"лусумматора на вход разрешения записи прямого кода ячейки результа 15 та поступит единичный сигнал, чтообеспечит запись единичного значе, ,ния в разряд сумлы, во втором случае - единичный сигнал поступит синверсного выхода полусумматора 420 на вход разрешения записи инверсногокода, что обеспечит запись нулевого значения в разряд результата, Вобоих случаях на выходе триггера 5отсутствует единичный сигнал - со 25 держнмое ячейки переноса остаетсябез изменения,Таким образом, результат одноразрядной операции может быть сдюрмирован и записан в зону результата одной30 командой опроса-записи, т,е. с предельным алгоритмическим быстродействием, причем второй операнд подается непосредственно на входы опроса ячеек памяти, хранящих значениепервого операнда, т.е, для его размещения не требуется зоны ассоциативной памяти.Применение предлагаемого ассоциативного процессорного элемента40 позволяет сократить на 307, разрядность специализированного ассоциативного решающего поля вследствиеэкономичного выполнения операций типа "вектор-скаляр",