Усилитель считывания

(21) 40 (22) 13 (46) 07 (71) Ио техники (72) В, (53) 68 (56) Ка мически с МДП-сАвт В 76961 лектронно В, Баринов и О.А.1.327.6(088,8) раханян Э,Р Шил е интегральные сх труктурой, - 1984 орское свидетельс 7, кл, С 11 С 7/6 н В,А, Динамы памяти с, 42,во СССР1980.- на(54) УСИЛИТЕЛЪ С (57) Изобретение вой вычислительн ЫВАНИЯ носитс фротехнике и мож оводн твах на оселью изобренадежности счет уменьразбросу Усилитель зисторы 1,2 оры 3-5 упстор 6 подаанзисторов.тся повышени ве МДП-т ния явля читывания з вительности усилителя щения чувс параметров считывания обратной с нзисторов ра содержи язи, транзистжимом, транз равления фи 1 СУДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ыть использовано в полу ых запоминающих устройс чи напряжения питания, информационные транзисторы 7,8, входы и выходыустройства, Усилитель работает вдвух режимах; предзаряда и считывания. Чувствительность усилителя определяется минимальной величиной изменения потенциала дП на входахвыходах усилителя, при которой оннадежно усиливает сигнал, Граничнымусловием срабатывания усилителя явие Н +Н П 2 Н 2 Нт 1 фпри котором открывается один из транзисторов 1 или 2, где П и Н,пряжения стоков транзисторов 1 и 2в начале цикла усиления сигнала, Вданном усилителе в цикле предзарядас 1 и т 1с 2 и т 2 ю 1 д Ндпряжение питания; Н- пороговоенапряжение транзистора 1; 02 в . пороговое напряжение транзистора 2 и,следовательно, Н = О, Таким образом, разброс пороговых напряженийтранзисторов 1 и 2 не сказывается начувствительности усилителя,минималь-ный сигнал считывания П не зависит. ф,от параметров транзисторов. 2 ил.Изобретение относится к цифровойвычислительной технике и может бытьиспользовано в полупроводниковыхзапоминающих устройствах на основе МДП-транзисторов.Целью изобретения является повышение надежности усилителя считывания за счет уменьшения чувствительности к разбросу параметров транзисторовНа Фиг, 1 приведена схема усилителя считывания; на фиг, 2 - временнаядиаграмма напряжений в узлах усилителя во время работы,Усилитель считывания содержит первый 1 и второй 2 транзисторы обратной связи, первый 3, второй 4 и третий 5 транзисторы управления режимом,транзистор б подачи напряжения питания, первый 7 и второй 8 информационные транзисторы, информационные входы-выходы 9 и 10 соответственно л.огического "0" и логической "1", вход11 управления предзаряда, первый 12и второй 13 управляющие входы, шину14 питания и шину 15 нуля,Усилитель считывания работает вдвух режимах: предзаряда и считывания (фиг. 2), Б режимс прецзарядатранзистор 3 управления режимом закрыт, а транзисторы 4 и 5 управлениярежимом открыты информационные транзисторы 7 и 8 закрыты, транзистор бподачи напряжения питания открыгемкости разрядных шин (не показаны),подключенные к информационным входам-выходам усилителя считывания,заряжаются через открытые транзи.торы 1 и 2 обрат:1 ой связи (г.апримердля разрядной шины логиче.кой "1":информационный вход-выход 10 - транзистор 1 - транзистор б - шина 14питания) до напряжения оп-Б,,где П - напряжение питания на шине14, Б., - пороговое напряение тран-.гзистора 1 Соответственно напряжениена другом входе-вь;ходе усилителясчитывания в режиме предзаряда у:та-навливается П-П где Бт 2 - пороговое напряжение транзистора 2,лянормальной работы усилителя считывания необходимо поддерживать потенциалуправляющих сигналов в режиме предзаряда больше чем Оп+11В режиме считывания информации наинформационных входах-выходах 9 и 10формируется небольшой сигнал считывания, После установления потенциалов на входе 11 управления предзаряда и на первом 12 и втором 13 управляющих входах (фиг, 2), соответствующих режиму считывания, транзисторы 4 и 5 управления режимом и транзистор б подачи напряжения питания закрываются, а информационные транзисторы 7 и 8 и транзистор 3 управления режимом открываются и начинается процесс усиления сигнала считывания, При этом происходит перезаряд емкостей разрядных шин через одно из плеч .усилителя. либо по цепи транзистор 1 обратной связи - транзистор 3 управления режимом, либо по цепи транзистор 2 обратной связи - транзистор 3 управления режимом,Чувствительность усилителя определяется минимальной величиной изменения потенциала гБ на входах-выходах усилителя, при которой он надежно усиливает сигнал Граничным условием срабатывания усилителя является условие Б +Ы-БЭ т 2 С 2 т 1 при котором открывается один из транзисторов 1 или 2, где гг, и 02 напряжения стоков транзисторов 1 и 2 в начале цикла усилениясигнала,В данном усилителе в цикле пред- заРЯда с = 11, Пт , Пс 2 = Пп -"тг и, слецовательно, А 3 = ОТаким образом, разброс пороговых напряжений транзисторов 1 и 2 не сказывается на чувствительности усилителя, минимальный сигнал считывания дП не зависит от параметров транзисторов,Формула и з о б р е т е н и яУсилитель считывания, содержащий первый и второй транзисторы обратной связи, стоки которых являются соответственно информационными входами- выходами логической единицы и логического нуля усилителя, первый транзистор управления режимом, сток и исток которого подключены соответственно к истокам первого и второго транзисторов обратной связи и к шине нуля усилителя, затвор первого транзистора управления режимом является первым управляющим входом усилителя, о т л и ч а ю щ и й с я тем, что, с целью повышения надежности усилителя за счет уменьшения чувствительности к разбросу параметров транзисторов, он содержит второй и третий1 э 434 Составитель В.ГордоноваТехред М.Дидык Корректор А.Обруч Редакто калаи 89 Подптвенного комитета СССРбретений и открытийЖ, Раушская наб., д. исно Заказ 4828 Тираж 5 Государс делам из 5, Москвароизводственно-,полиграфическое предприятие, г, Ужгород, ул. Проектная транзисторы управления режимом, транзистор подачи напряжения питания, первый и. второй информационные транзисторы, истоки которых подключены соответственно к стокам первого и второго транзисторов обратной связи, , а стоки подключены к стоку третьего транзистора управления режимом и затвору второго транзистора обратной 10 связи и соответственно к стоку второго транзистора управления режимом и затвору первого транзистора обратной связи, истоки второго и третьего транзисторов управления режимом и 424транзистора подачи напряжения пита= ния объединены и соединены со стоком первого транзистора управления режимом, затворы второго и третьего транзисторов управления режимом и транзистора подачи напряжения питания объединены и являются входом управления предэаряда усилителя, затворы первого и второго информационных транзисторов объединены и являются вторым управляющим входом усилителя, а сток транзистора подачи напряжения питания подключен к шине питания.