Устройство циклового фазирования приемника дискретной информации

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 19) (11) ГОСУДАРСТВЕННЫЙ НОМИ ПО ДЕЛАМ ИЗОБРЕТЕНИЙ Т СССРОТКРЫТИИ ПИСАНИЕ ИЭОБРЕТЕНИВТОРСНОМУ СВИДЕТЕЛЬСТВУ ф 11 д а длит 8 форм Такщь ФЮР(56) Патент США В 4189622, кл. Н 04 1 7/04, 1980.Колтунов М. Н. и др. Синхронизация по циклам в цифровых системах связи.-М.: Связь, 1980, с. 121-124.Авторское свидетельствоСССР В 786040. кл. Н 04,ь 17/16, 1980. (54) УСТРОЙСТВО ЦИКЛОВОГО ФАЗИРОВА- НИЯ ПРИЕМНИКА ДИСКРЕТНОЙ ИНФОРМАЦИИ (57) Изобретение относится к электросвязи. Сокращается время циклового фазирования. Устр-во содержит распределитель 1, элемент И 2, коммутатор адресов (КА) 3, триггер 4, блок 5 обнаружения ошибок, запоминающий(ФСЗС) 8. Нельности каждоготакта ФСЗС ирует сигнал за- -писи-считывания, а блок 5 обнаружения ошибок вычисляет синдром комбинации, поступающей на его вход. Покаждому такту в ЗБ 6 по адресу, определяемому положением распределителя 1 и КА 3, записывается логическая31 111 , если вычисленный на данном такте синдром комбинации, находящейсяв блоке 5 обнаружения ошибок, равеннулю, и логический 10", если этотсиндром не равен нулю. В режиме считывание работы ЗБ 6 в каждом тактена его выходе появляется последовательность логических "1", котораячерез решающий блок 7, триггер 4 иэлемент И.2 поступает на выход устрва; Цель достигается введением КА 3,ЗБ 6 и ФСЗС 8. 2 ил, 1243148Изобретение относится к электросвязи и может быть использовано припередаче данных для циклового Фазирования аппаратуры передачи дискретной информации, в которой используются групповые корректирующие коды.Цель изобретения - сокращение времени циклового фазирования., На фиг, 1 представлена структурная Функциальная схема устройствациклового фазирования приемника дискретной информации; на Фиг. 2 - временные диаграммы, поясняющие работуустройства.Устройство циклового фазированияприемника. дискретной информации содержит распределитель 1, элемент И 2,.коммутатор 3 адресов запоминающегоблока, триггер,4, блок 5 обнаружения ошибок, запоминающий блок 6,решающий блок 7 и формирователь 8сигналов записи-считывания,Устройство циклового фазированияприемника дискретной информации работает следующим образом.Блоки информации (Фиг. 2 с ) поступают в блок 5 обнаружения ошибок, а тактовые импульсы ( Фиг2 О ) поступают на тактовые входы блока 5 обнаружения ошибок, распределителя 1 и формирователя 8 сигналов и на первый вход коммутатора 3 адресов. По каждому тактовому импульсу распределитель 1 при сфазированном положении относительно принимаемых блоков (Фиг, 2 1 ) формирует сигналы Фиг. 2 о ), а при расфазированном положении - сигналы (Фиг. 2). На .длительности каждого такта формирователь 8 сигналов записи-считывания Формирует сигнал (фиг. 2 ) ), блок 5 обнаружения ошибок вычисляет синдром комбинации, поступающей на его вход, По каждому такту в запоминающий блок 6 по адресу, определяемому положением распределителя 1 и коммутатором 3 адреса, записывается логическая "1", если вычисленный на данном такте синдром, находящийся в блохе 5 обнаружения ошибок комбинации, равен О, и логический О,иесли этот синдром не равен ОВ режиме "Считывание" (фиг. 2 ) ) работы запоминающего блока. 6 коммутатор 3 адреса последовательно устанавливает адрес текущего блока . информации (Фиг. 2 г ), предыдущегоблока информации (фиг. 2 ) и т,д.( Фиг, 2 е, Ж ), всего (ш в ). адресов предыдуших блоков информации. Величина 1 определяется длительностью интервала анализа синхронности приемника и в приведенном примере работы устройства соответствуют интервалу, который равен длительности четырех комбинаций. Таким образом, в режиме "Считывание" работы запоминающего блока 6 в каждом такте на его выходе появляется последовательность логических "1", соответствую-, щих нулевым синдромам предыдуших блоков (фиг. 2 О ). Такт, имеющий наибольшее количество считанных логических "1", соответствует концу принятого блока информации и выходной сигнал решающего блока 7 (Фиг. 2. ) при несфазированном положении устанавливает распределитель 1 в синфазное положение (Фиг. 2 1 ), а при сфазированном положении подтверждает синфазное положение распределителя 1 (Фиг, 2 Х ), Выходной сигнал решающего блока 7 (фиг, 2 к ) через триггер 4 формирует сигнал "Начало блока", поступает на выход устройства через элемент И 2. Формула изобретения 35 40 55 Устройство циклового Фазирования приемника дискретной информации, содержащее блок обнаружения ошибок, распределитель, последовательно соединенные решающий блок, триггер и элемент И, к второму входу которого подключен выход сигнала синхронизации распределителя, причем информационный и тактовый входы блока обнаружения ошибок являются соответствующими входами устройства, о т л и - ч а ю ш, е е с я тем, что, с целью сокращения времени циклового фазирования, введены запоминающий блок, Формирователь сигналов записи-считывания и коммутатор адресов запоминаюшего блока, при этом тактовый вход блока обнаружения ошибок объединен с соответствующими входами распределителя, коммутатора адресов запоминающего блока и формирователя сигналов записи-считывания, выход которого подключен к входу записи-считыва,ния записывающего блока, тактовый выход распределителя подключен к другому входу коммутатора адресов эапо12431 48 Составитель В. ЕвдокимоБобкова, Техред М.Ходанич Корректор Е. Сирохма дак Тираж 624Государственного комитета СССРелам изобретений и открытийосква, Ж, Раушская наб., д,аз 3719/58ВНИИПИ писно/5 13035 зводственно-полиграфическое предприятиег, Ужгород роектная, 4 минающего блока, выход решающего бло.ка подключен к установочному входураспределителя, адресные выходы коФторого и выходы коммутатора адресовзапоминающего блока через запоминающий блок подключены к входу решающего блока, выход блока обнаружения ошибок подключен кинформационному входу запоминающего блока.