Устройство для приема информации с обнаружением ошибок

0 П И С А Н,.-,Й:,Е 5 3 О Б Р Е Т Е-НАНЧЕ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советсних ациалистичесних Республин) Приоритет Государственный камит Совета Министров ССС по делам изобретений 621. 398 (088. 8) 77. Бюллетень16я описания 23.05.77 п оликован нрытн Дата опубликовани(72) Автор изобретент К. Велико Научно-исследовательский и проектный институ автоматизированных систем управления(54) УСТРОЙСТВО ДЛЯ ПРИЕМА ИНФОРМАЦИИ С ОБНАРУЖЕНИЕМ ОГЦИБОКство не обеспечи сти приема при пе чосла сооощений, шение надежност гнформации, посту "икта по односто в предлагаемоее счетчики гругп Изобретение относится к автоматике и передаче цифровых данных и может использоваться в информационных системах для отображения цифровой информации на рассредоточенных пунктах приема.Известны устройства для передачи и приема информации с временным уплотнением каналов связи. Для поддержания синхронности и синфазности передающих и приемных распределителей в них используются высоко- стабильные генераторы и сложные схемы по- элементной и цикловой синхронизации 1.Известны также устройства для,приема информации, содержащие распределитель, делитель сиихронизиручощего импульса, генератор импульсов, блок памяти и,элементы И 2, а также устройство, в котором используется непрерывный циклический опрос источнивсов информации 3. Однако в известных устройствах не производится обнаружение ошибок в принимаемой информации, а приемные,распределители должны иметь такое же количество элементов, как и передающие.Известно также устройство для п 1 риема информации, осуществляющее последовательную обработку принятой информации и содержащее,генератср импульсов, блок фазирования, преобразователь последовательного кода в параллельный, блок памяти, узел обнаружения ошибок, элементы сравнения и элементы И 4. Однако это устройство громоздко в случае его технической реализациидля приема большого объема передаваемыхсообщений.5 Наиболее близким к предлагаемому техническим решением является устройство дляприема информации с обнаружением ошибок,содержащее блок фазированпя, первый входкоторого и первый вход первого элемента И10 соединены с входом устройства, первый выходблока фазирования подключении к второмувходу первого элемента И, выход которогосоединен с входом преобразователя последовательного кода в параллельный, информаци 15 онные выходы которого подклочены к соответствующим входам блока памяти, разрешающие входы которого соединены с выходами информационных элементов И, первыевходы которых подключены к выходам ком 20 мутатора, дешифратор и элементы ИЛИ и И5.Однако известковое устройвает достаточной надежноредаче на пункт большого25 Цель изобретения - новьприема больших объемовпающей с цент 1 рального про 1 ннему каналу связи,Это достигается тем, что30 устройство введены двоичньинформацин, и двоичные счетчики разрядов информацийки, дополнительные элементы И, блок сравнения кодов и блок обнаружения ошибок, первый выход которого подключен к второму, входу блока фазирования и к управляющему входу блока памяти, второй выход соединен с вторыми входами информационных элементов И, первый управляющий выход,преобразователя последовательного кода в параллельный подключен к первому входу блока обнарунсения ошибок и к управляющчлм входам дешифратора и блока сравнения кодов, второй управляощпй выход преобразователя последователыного кода в параллельный соединен со счетным входом двоичного счетчика разрядов информации, третий управляющий выход сссдинен с первым входом второго элемента И и с вторым, входом блока обнарунсения ошибок, четвертый управляющ 1 ий выход подключен к первому входу третьего элемента И и к третьему входу блока обнаружения ошибок, второй выход блока фази 1 рования подключен к четвертому входу блока обнаружения ошибск, к входу сброса двоичного счетчика блоков информации и к первому входу элемента ИЛИ, третий выход блока сразирования ссединен с входом сброса двоичнсго счетчика гру 1 пп информации, выход третьего элемента И непосредственно и через двоичный счетчик групп информации соединен с соответствующими входами четвертого элемента И, выход второго элемента И непосредсгвенно и через дноичный счетчик олоков информации соединен с соответствующихли входами, пятого элемента И, выходы двоичного счетчика групп ииформации, двоичного счетчика блоков информации и двоичного счетчика разрядов информации подключены к входам коммутатора, информационные выходы преобразователя последовательного кода в параллельный, а также объединенные одноллменные выходы четвертого и пятого элементов И годключены к соответствуощпм входам блока сравнения кодов, выход которого соедннелс с вторым входом элемента ИЛИ и пятым входом блока обнаружения ошибок, выход элемента ИЛИ подключен к входу сброса двоичного счетчика разрядов информации, выходы которого через дешифратср соединены соответственного с третьим входом блока фазирования и с вторыми входами второго и третьего элементав ИНа чертеже, показана структурная схема предлагаемого устройства.Устройство содержит преобразователь 1 последсвательного кода в параллельный, элемент И 2 блок 3 фазирсвания, двоичные счетчикп групп информации, блоков информации, разрядов информации 4, 5 и 6, элементы.И 7 и 8, дешифратор 9 элементы И 10 и 11, элемент ИЛИ 12, блок 13 сравнения кодов, блок 14 обнаружения ошибок, коммутатор 15, информационные элементы И 16, - 16 ь блок 17 памяти (18 - 21 - управляющие выходы преобпазователя 1; 22, - 224 - его инг 10 15 20 Я ЗЭ 35 40 45 50 55 бЭ 65 формационные выходы; 23, - 23, - кодовые выходы двончного счетчика 4 групп информации; 24, - 244 - кодовые выходы двоичного счетчика 5 блоков информации; 251 - 254 - кодовые выходы двоичного счетчика 6 разрядов иноформации) .Работа устройства заключается в следующем.На вход устройства по одностороннему каналу овязи поступает информация, содержащаяся в источниках информации, полный объем которых разбит на т групп, каждая гру 1 ппа - на lг,блоков, лричехл каждый, блок содержит 1,разрядов (знаков). Весь объем информации, состоящий из т Й 1 разрядов, передается последовательно, поразрядно в течение одного полного цикла в односторонний канал связи, при этом циклы,повторяются непрерывно. Скорость передачи определяется типом канала связи и допустимым временем ожидания. В одном полном цикле на вход устройства поступает т адресных комбинаций .номеров групп, т lг адресных комбинаций номероев блоков, т фаэирующих комбинаций Начало цикла и одна фазирующая комбинация Конец цикла, Все комбинации, как информационные, так и адресные и фазирующне, передаются двоичным семиэлементным кодом, например, старт-стопным спосооом.Кодовая часть каждой комбинации состоит из четырех информационных элементов, двух элементов признака группы или блока и элемента дополнения до четности. К этим семи элементам добавляются фазирующие элементы - стартовый и стоповый.В процессе передачи производится последователыный опрос разрядов первой грунины, затем второй и т. д, в порядке возрастания их номеров,Полный цикл передачи начинается передачей фазирующей комбинации Номер цикла, например, состоящей из восьми нулей, включая стартовый. По двухпроводной линии связи, соединяющей центральный пункт с пунктом приема, она поступает на вход блока 3 фазчлрования. Он подсчитывает количество нулей, следующих один за другим, и если их поступит точно восемь подряд, выдает по одному выходу потенциальный сигнал, открывающий элемент И 2, а по другому выходу - импульсный сигнал, устанавливающий в исходные состояния счетчики 5 и 6. Счетчик 4 устанавливается в исходное состояние сигналом Конец предыдущего цикла. Следующей поступает;комбинация номера первой группы, которая будет иметь вид 0010001. Здесь первые четыре элемента, считая справа, представляют двоичное изображение десятичного числа 1, означающего номер первой группы, а единица пятого элемента несет в себе признак того, что передаваемая комбинация является адресной и передается адрес группы. После приема преобразователем 1 этной комбинации на информационных выходах 22, - 224 установится,на время, равное дли60 65 тельности стоповой посылки, комбинация 0001, стартовьтй импульс с,выхода 19 занимает единицу в счетчике 6, а импульс, соответствующий единице пятого элемента комбинации, с выхода 21 поступает на вход элемента И 10. Декодирование состояний счетчика 6 осуществляется дешифратором 9. Проверка того, что после комбинации начало цикла первой должна поступить комбинация номера группы, производится соединением,первого выхода дешифратора 9 с вторым входом элемента И 10. Поэтому, если счетчиках 6 находится в состоянии 0001, то элемент И 10 открыт и импульс с выхода 21 установит счетчик 4,в состояние 0001, а также откроет элемент И 7.Таким образом, на двух группах входов блока 13 сравнения кодов устанавливаются кодовые комбинации: 0001, действующая на выходах 22 т - 22, и 0001, действующая на выходах 23 т - 23 счетчика 4. Импульс, подтверждающий четность поинятой комбинации, с выхода 18 поступает на стробирющий вход блока 13 сравнения кодов, которьтй,проверяет тлдентичность,кодов, и в случае их неидентичности на его выходе импульс не появляется, благодаря чему блок 14 обнаружения отпибок вьтрабатьтвает сигнал Оптибка, возвращатощий блох 3 фазирования в исходное состояние, при котором запрещен прием комбинацттй преобразнвателем 1. Если же коды идентицны и котттбтлнация четная, преобразователь начинает,поием очередноттт комбттттаттии, которая несет в себе номер пенвого блоха первой группьт и имеет вид 0100001. Здесь первые четыре элемента, считая справа, поедставляют двоичное изображение десятичного числа 1, означающего номер первого блока, а единица в шестом элементе означает признак номера блока. На выходах 221 - 22, вновь устанавливается комбинация 0001, в счетчих б добавляется единица, сигналом с его второго выхода открывается элемент И 11 и с выхода 20 записывается единица в счетчик 5, который устанавливается в состояние 0001. Блох 13 аравнения кодов проверяет, ках и в предыдущем случае, кодовое состояние счетчика 5 и код, поступающий по выходам 22 т - 22., В случае идентичности кодов на выходе блока 13 сравнения кодов появляется тлмпульс, подтверждающий, верность приема этой адресной, комбинации и через элемент ИЛИ 12 устанавливающий в исходное состояние двоичный счетчих 6. Вслед за этим начинают поступать информационные комбинаттии разрядав первого блока первой группы, каждая из них проверяется на четность и по выходам 22, - 22 л, передается в блок 17 памяти и сопровождается синхросигналом, вьтрабатываемым блоком 14 обнарукения ошибок.После приема разрядов перьвого блока на вход преобразователя 1 поступает комбинация номера второго блока 0100010, После ее лриема счетчик 6 устанавливается в (Р+ 5 1 О 15 20 25 30 35 40 45 50 55+1)-е состояние ( - количество разрядов в блоке). С (+1) -го выхода дешифратора 9 псступает сигнал, открывающий элемент И 11, благодаря чему с его выхода на вход двоичного счетчика 5 поступает ими льюис, переводящий его в состояние 0010. После этого ,блох 13 сравнения кодов сравнивает код на вь.ходах 24, - 24 счетцика 5 и код на выходах 22 т - 22: описанным порядком, после чего вновь сбрасывается в исходное состояние двоичньтй счетчик 5 и начинается прием разрядов второго блошка и т, д,После приема разрядов г-го блока в первой группе поступает комбинация номера второй группы, затем таким же порядком адресньте и информационные комбинат 1 ии, относящиеся к этой группе.С помотт 1 ю котя татора 15 произщодтттся нт.тбор нужной гтттппьт и нужного блока. Он соединен с вьтходамтл двоичных счетчитков 4, 5 и 6 23 т - 23 241 - 24. и 25 - 25. В отрезхи впемени, в течент е которых принимаются комбинации выбранного блоха, поочередно, в порядке поступления разрядов этого блока, подготавливаются элементы И бт - 16 ч а,в моменты псступления на их объединенные вторьте входы синхросигнала в соответствутоцтие ячейки блошка 17 памяти заптлсьтваются значе,ния разрядов, поступающие по выходам 22, - 22После передачи всехразпядов последнего г-го блока последней т-й грчпчты передается сЬззтлр тотцая комбинация Еонец нтлкла. Ппи этом на +1)-хл выходе дешифратора 9 должен появтлться сигнал, разрешаютций поием этой комбинации, состоящей, напптлмеп, из восьми единиц, выключая стоповую, блоком 3 фазтлрования. После ее приема устанаелтлвается в исходное состояние двоичный счетчик 4, а следующей за ней комбинацией Начало цикла устанавливаются в исходные состояния двоичные счетчики 5 и 6, после чего продолжается аналогично работа в следующем цикле,При обнаружении любой отпибки - в адресной или информационной комбинацтли - вход пдеоб 1 разователя 1 захрывается сигналом от блока 3 фазирования, а блок 14 обнаружетния ошибок выдает сигнал стирания, по которому стирается информация в блоке 17 памяти.В предлагаемом устройстне улучшены эхономичесеие и эксплуатационные .характеристики; при иопользовании устройства упрощаются каналы связи. повышаются достонерность приема информацитл и мобильность устройства. Формула изобретенияУстройство для приема информации с обнаружением ошибок, содержащее блох фазирования, первый вход которого и первый вход первого элемента И соединеньт с входом устройства, первый выход блоха фазирования птодключен к второму входу первого элементаИ, выход которого соединен с входом преобразователя последовательного кода в параллельный, информационные выходы которого подключены к соответствующим входам блока памяти, разрешающие входы которого соединены с выходами информационных элементов И, первые входы которых подключены к выходам коммутатора, дешифратор и элементы ИЛИ и И, о тл и ч а ю щ еес я тем, что, с целью повышения надежности приема информации, в него введены двоичные счетчики, дополнительные элементы И, блок сравнения кодов и блок обнаружения ошибок, первый выход которого подключен к,второму входу блока фазирования и к управляющему входу блока памяти, второй выход соединен с вторыми входами информационных элементов И, первый управляющий выход преобразователя последовательного кода в параллельный подключен к первому входу блока обнаружения ошибок и к управляющим входам дешифратора и блошка сравнения кодов, второй управляющий выход лреобразователя последовательного кода в параллельный соединен со счетным входом двоичного счетчика разрядов информации, третий управляющий выход соединен с перовым входом второго элемента И и с вторым входом блока обнаружения ошибок, четвертый угравляющий выход под,ключен к первому входу третьего элемента И и к третьему входу блока обнаружения ошибок, второй выход блока фазирования подключен к четвертому входу блока обнаружения ошибок, к входу сброса двоич)ного счетчика блоков информации и к первому входу элемента ИЛИ, третий выход блока фазирования соединен с входом сброса двоичного счетчика групп информации, выход третьего элемента И непосредственно и через двоичный счетчик групп информации соединен с соответствующими входами четвертого элемента И, выход второго элемента И непосред ственно и через,двоичный счетчик блоков информации соединен с соответствующими входами пятого элемента И, выходы двоичного счетчика групп информации, двоичного счетчика блоков информации и двоичного счет чика разрядов информации подключены квходам коммутатора, информациовные выходы преобразователя последовательного кода в параллельный, а также объединенные одноименные выходы четвертого и пятого элемен тов И подключены к соответствующим входам блока сравнения кодов, выход которого соединен с вторым входом элемента ИЛИ и пятым входом блока обнаружения ошибок, выход элемента ИЛИ подключен к входу 20 сброса двоичного счетчика разрядов информации, выходы которого через дешифратор соединены соответственно с третьим входом блока фазирэвания и с вторыми входами второго и третьего элементов И.25Источники информации, принятые во внимание,при экспертизе:1. Емельянов Г. А. и др. Частотное телеуаравление. М., Связь, 1966, с. 153 - 170.30 2, Тутевич В. Н. Основы телемеханики.М, - Л Энергия, 1967, с. 69, риис. 6 - 2.3. Там же, с. 73, риис. 6 - 3,4. Юргенсон Р. И. Помехоустойчивость цифровых систем передачи телемеханической ин 35 формации, Л., Энер,гия, 1971, с. 185 - 186,рис. 6 - 3.5, Тутевич В, Н. Телемеханика. М., 1973,с. 329 - 331.556480 Редактор Е. Караулова Заказ 1057/17 Изд, Мо 391 Тираж 775 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5