Устройство для умножения в избыточной системе счисления

(54) УСТРОЙСТВО ДЛЯБЫТОЧНОЙ СИСТЕМЕ С(57) Изобретение отельной технике ииспользования в ци СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ ИЗ(56) Авторское свидетелК 305482, кл, С 06 Р 7/Авторское свидетельс9 1013976, кл. С 06 РАвторское свидетельсУ 860062, кл, С 06 Р 7/ 801229755 ных машинах различного назначения.Цель изобретения - повышение быстродействия множительного устройства,В устройство, содержащее регистр,сумматор и коммутатор, введены (и+1)одноразрядных узлов умножения,.гдеи - разрядность сомножителей, и ш -разрядных регистров, где ш - количество двоичных разрядов, необходимых для представления одного разрядасомножителя, в г-ичной системе счиспения. В предлагаемом устройстве г 4,т,е. используется четверичная избыточная система счисления. Одноразрядный узел умножения содержит табсличные умножитель и сумматор в избы- щточной четверичной системе счисления.Каждый новый разряд формируется задва такта, 2 ил. С:Изобретение относится к вычислительной технике и предназначено дляиспользования в цифровых вычислительных машинах различного назначения,Цель изобретения - повышение бы-стродействия множительного устройс;ва,На фиг,1 приведена схема устройства для умножения в избыточной системе счисления; на фиг,2 - одноразрядный узел умножения с номеромУстройство для умножения в избыточной системе счисления содержитодноразрядные узлы 1 17, 1 .1умножения (ОУУ), ш-разрядные регистры - 2 27 .2, управляющиевходы з,у 419 51 3 7 4. 57. 335 , ,34,1 ,.5+1.первого,второго, третьего(п+1) одноразрядного узла 1 умножения, группу 20выходов 6 , 6 , 6 6 первого,второго, третьего. (и+1) одноразрядного узла умножения, группу выходов 7 7 , 7 д . 7 переноса пер 11 ф 3 фф 11.1вого, второго, третьего .(и+) одноразрядного узла умножения, вход Хпервого сомножителя устройства, входУ второго сомножителя устройства,третью группу входов 8, 87, 8 З,8 первого, второго, третьегоЗО(фиг,2) содержит табличный умножитель 12, табличный сумматор 13, первую группу элементов 14-16 задержки,вторую группу элементов 17-19 задержки, сумматор 20 в избыточной системе счисления, коммутатор 21, щ-разрядные регистры 22 и 23. В предлагаемом устройстве испопьзована избыточная система счисления с основанием 4. В связи с чем для представления одной цифры необходимо три двоичных разряда (ш=.3). Цифры разрядов кодируются следующим образом,З=Д О.11; 2=Д 0.10; 1=Д 0.01-1=Д 1,11; -2=Д 1.10 где Д - указатель двоичной константы Числа Х и У (множимое и множитель,разряд за разрядом, начиная со старших, поступают на входы Х и У соответственно.,По сигналам,поступающимна входы 3, и 4 первые разряды записываются в ОУУ 1, где формируется произведение Х, У Вовтором такте поступают вторые разряды чисел Х и У. По сигналу 3 разряд Х записывается в ОУУ 1, одновременно по сигналу 10 первый разряд Х из ОУУпереписывается щ- разрядный регистр 2(в дальнейшем щрегистр), по сигналу 4 второй разрядчисла У записывается в ОУУ 1 В ОУУ1, производится умножение второго ипервого разрядов Х У. Сформированный нулевой разряд произведения посигналу 5 поступает с третьего разрядного выхода на выходную шину и исигналу 11, записывается в регистр11 резуль-атаВ третьем такте по сигналу 3 происходит запись третьего разряда ХвОУУ 1, по сигналу 10, второй разряд Х, записывается в щ-регистре 2,по сигналам 3 разряд Х записываетсяиз щ-регистра 2 в ОУУ 1 , а по"сиг"налу 4 разряд У 1 записывается вОУУ 1, В ОУУ 1, происходит умножение Х на У и формирование первогозразряда произведения, который появляется по отсутствии сигнала 5 навтором разрядном выходе. В ОУУпроисходит умножение Х, на У (Хх У ),Л 7В четвертом такте по сигналу 3,разряд Х записывается в ОУУ 1, посигналу 10, разряда Х, переписывается из ОУУ 1 в щ-регистр 2 по сиг-налу 3 разряд Х из щ-регистра 2, вОУУ 1 , по сигналу 07 разряд Х записывается из ОУУ 1 в щ-регистр 27,Соответственно в ОУУ 1, Формируетсяпроизведение Х,х У а в ОУУ 1, - Х Упри этом в ОУУ 1 первый разряд, полученный в ОУУ 1 складывается с переносом в,первый разряд, сформированный в ОУУ 1, Окончательно сформированный в ОУУ 1 первый разряд вчетвертом такте по сигналу 5, пода"ется на третий разрядный выход и пссигналу 11 через выходную шину записывается в регистр 11,В пятом такте в работу включается,ОУУ 1., на выходе которого сфорьюрован втсрой разряд и так далее до последнего одноразрядного узла умножения.Каждый новый разряд формируетсячерез два такта,В табличном умножителе 12 записана таблица умножения в избыточномчетверичном коде. На первом и втором выходах табличного умножителя 12формируется перенос П, в старшийразряд, который подается на первыйи второй информационные входы табличного сумматора 13, На третьем, четвертом и пятом выходах умножителя 12формируется сумма Я которая черезэлементы 14-16 задержки поступаетна третий, четвертый, пятый информационные входы табличного сумматора13, как сумма Я , На шестой, седьмойи восьмой адресные входы табличногосумматора 13 из предыдущей ОУУ поступает разряд произведения Б . В табличном сумматоре 13 записана таблицасложения двух четверичных цифр (ЯЯ ) и переноса (П,). На первом, втором и третьем выходах табличного сумматора 13 формируется перенос П, который поступает на входы сумматора20. На четвертом, пятом и шестом выходах табличного сумматора 13 формируется сумма Я , которая через элементы 17-19 задержки, как сумма Б,поступает на входы сумматора 20, Последний представляет собой одноразрядный сумматор для сложения чиселв избыточном коде,Полученная сумма входных разрядовпредставляет собой двухразрядное чис-З 5ло. Первый разряд есть перенос встарший разряд, он добавляется кчислу, хранимому в сумматоре 20, иполученная сумма выдается на выход.Второй разряд есть предварительный 40текущий разряд, который корректируется в следующем такте. Разряд,сформированный на выходе сумматора20, поступает на вход коммутатора21. В зависимости от того есть или 45нет сигнала 5, входная информациякоммутатора поступает на .выход 6 (нетсигнала) или выход 7, (есть сигнал).Входные ш-регистры 22 и 23 служатдля хранения текущих разрядов чисел 56на время умножения,формула изобретенияУстройство для умножения в избы точной системе счисления, содержащее регистр результата, сумматор в избыточной системе счисления и ксммутагор, отличающееся тем, что, с целью повышения быстродействия, в него введены п - регистров (и - разрядность сомножителей), (и+1) одноразрядных узлов умножения, причем вход первого сомножителя устройства соединен с первой группой входов первого одноразрядного узла умножения, группа выходов 1-го (.1=1,2п) разряда первого сомножителя -го (1= =1,2, ,и) одноразрядного узла умножения соединена с информационными входами -го регистра, выходы которого соединены с первой группой входов (+1) -го одноразрядного узла умножения, вторая группа входов К-го (К= =1,2п+1) одноразрядного узла умножения соединена с вторым входом второго сомножителя устройства, третья группа входов первого одноразрядного узла умножения соединена с шиной логического нуля устройства, группа выходов переноса 1-го одноразрядного узла умножения соединена с третьей группой входов (+1)-го одноразрядного узла умножения, К К , Е, управляющие входы К-го одноразрядного узла умножения соединены с синхронизирующими входами устройства, синхронизирующий вход . -го регистра соединен с 1.-м синхронизирующим вхоцом устройства, группа выходов 1.-го разряда произведения К-гоодноразрядного узла умножения соединена с информационными входами регистра результата, при этом одноразрядный узел умножения содержит табличные умножитель и сумматор, шесть элементов задержки, сумматор, коммутатор и два регистра, входы которых являются соответственно первой и второй группами входов одноразрядного узла умножения, выходы первогои второго регистров соединены с первой и второй группой информационных входоз табличного умножителя соответственно, группа выходов переноса в старший разряд табличного умножителя соединена с первой группой информационных входов табличного сумматора, группа выходов частичного. произведения табличного умножителя соединена с входами первого, второго и третьего элементов задержки, выходы которых соединены с второй группой информационных входов табличного сумматора, группа выходов переноса которого соединена с первой группой ин.кекм тваи Корректс одписномитета СССР ног ений крытиикая наб,Рауш 5 Пр одственно-полиграфическое предприятие,г.ужгород,ул.Проектная,4 формационных входов сумматора, группа выходов суммы соединена с четвертым, пятым и шестым элементами задержки, выходы которых соединены с второй группой информационных входов аказ 2450/48 Тир ВНИИПИ Государств по делам изобре 113035, Москва, Жсумматора, выходы которого соединеныс входами коммутатора, управляющиевходы первого и второго регистров икоммутатора являются управляющимивходами одноразрядного узла.