Цифровой интегратор

879586 Союз СоаетскикСоциаписткческккРеспубики ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(51)М. Кл. С 06 Г 7/б 4 Ввудеусиашы 11 квинтет СССР ав авлак изфбрвтввкй и вткрыти 11)Я6ЕРтцО.1 Р 11 и .1 т,5 йй., 1;.,Ордена Ленина институт кибернетики АН Украиттееей-О:Р.(54) ЦИФРОВОЙ ИНТЕГРАТОР Изобретение относится к области вычислительной техники и может быть использовано при построении цифровых интегрирующих машин на однородных структурах.Известен интегратор 11, содержащий регистры, сумматоры и вентильные группы.Низкое быстродействие такого интегратора обусловлено выполнением на шаге интегрирования трех последовательных по времени умножений.Известен цифровой интегратор 23, содержащий регистры, сумматор иЪ группы элементов И.Недостатком устройства является низкое быстродействие, обусловленное нерациональным способом обработки информации и малой совмещаемостью операций.Наиболее близким по технической сущности к изобретению является циф ровой интегратор 131, содержащий регистр подинтегральной функции,2регистр 1-го приращения функции, регистр (1+11-го приращения функции, регистр остатка, пять сумматоров, три элемента задержки, преобразоватетель кода, коммутатор, блок умно- З жения, регистр суммы приращений. Выход регистра подинтегральной функции соединен с первым входом первого сумматора, выход которого соединен со входом регистра подинтегральной 1 О функции, и через элемент задержки спервым входом второго сумматора.Второй вход первого сумматора подключ чен к выходу регистра 1-го приращения функции. Второй вход второго сум матора соединен с выходом регистра (1+1)-го приращения функции. Выход регистра остатка соединен с первым входом коммутатора, первый выход ко" торого соединен со входом блока ум-20ножения, а второй - с первым входом третьего сумматора, Выход блока умножения соединен со вторым входом третьего сумматора, выход которогоПеред началом работы интеграторазначение заносится в регистр мнс.ЬХжииого блока умножения 9, в регистрподннтегральной функции 1 заносит-гся эйачение подинтегральной функцииур )в регистр 1-го приращения функции 2 - приращение Ьуг. , в регистрг 1(1+-приращения функции 3 - приращение йу, ,11),Величина у 1)регистра 1 и при-,ращение Ьу г с регистра 2 поступаютна первый сумматор 4, На выходе сум.матора 4 образуется новое значениеподинтегральной функции уг),.котороезаписывается в регистр 1, Величинаупоступает также на второй входсумматора 6 и с задержкой на одинтакт через элемент задержки 5 на1первый вход сумматора 6, на третийвход которого поступает приращениеЙЧ) Ф 1)На выходе сумматора 6 образуетсявеличина (3 у;, +ау, которая с задержкой на два такта через элементзадержки 7 поступает на первый входсумматора 8. На второй вход сумматора 8 поступает с регистра 2 величина Ьу),), а на третий -величинаДу(1+)с регистра 3. На выходе сумматора 6 образуется величина которая поступает на второй вход блока умножения 9. В блоке умножения вычисляется приращение интеграла Й у 1 м)Во время вычислений код из регистра 3 переписывается в регистр 2. По окончании шага интегрирования величина приращения интеграла Ь 5)"1 из блока умножения поступает на выход 12 интегратора. На следующем шаге интегрирования величина Ь("м.о входа 10 интегратора поступает в регистр 3. Вычисления на всех последуквих шагах интегрирования повторяются аналогично.В блоке умнсжвния 9 осуществляется умножение на 6 разрядов множителя, так как обработка одного раэря" да множителя в блоке умножения 9 определяется быстродействием и-разрядного сумматора, а получение одного разряда этого множителя в предшествующем узле - быстродействием одно 795866разрядного сумматора. Осуществляется умножение на К разрядов множителя за счет введения в блок умножения буферного регистра. Верхний предел размера буферного регистра в битах определяется соотношениемгде Т - быстродействие П-разрядно"йпго сумматора;Т - быстродействие однораэрядноЕ)15 го сумматора.Буферный регистр 13 сотоит из двухразрядов. Два разряда множителя, находящиеся в регистре 13, считываютсяс него и поступают на блок элементов 20И-НЕ. Умножение осуществляется известным способом: умножение содержимого регистра множимого 14 на два разряда множителя. За время сложенияв сумматоре 16 в буферном регистренакапливается два новых разряда множителя.Регистр остатка 17 введен для повы"шения точности интегрирования, Присдвиге кода в сумматоре 16 сдвигается соответственно и код в регистре )7, ЭОмладшие разряды которого записываютсяна место освободившихся разрядов всумматоре 16, а младшие разряды результата из сумматора 16 - на мес"то освободившихся разрядов в регист ре )7Таким образом, за время полученияпроизведения будут выполнены суммирование остатка интеграла с этим произведением и запись нового остатка в Юрегистр 17. Значение приращенияинтеграла находится в сумматоре 16. фОпределим быстродействие устройства прототипа и предлагаемого устройства.45Основное время затрачивается наоперации умножения. В устройствепрототипа на шаге интегрирования выполняются три операции умножения,поэтому время выполнения шага инфо тегрирования равно1 х и р 4где и- разрядность множителя;быстродействие сумматора.В предлагаемом устройстве на шагеинтегрирования выполняется одно умножение. Умножение выполняется на879586 приращений аргумента интегратора,о т л и ч а ю щ и й с я тем, что сцелью ловьппения быстродействия, выход первого сумматора соединен с вто;рым входом второго сумматора, выход регистра 1-го приращения функциисоединен с вторым входом третьегосумматора, а выход регистра (1+1)-гоприращения функции соединен с входом О регистра 1-го приращения функции, стретьим входом второго сумматора и стретьим входом третьего сумматора,выход которого соединен с вторымвходом блока умножения, выход которого является выходом интегратора,2, Интегратор по и. 1, о т л и -ч а ю щ и й с я тем, что блок умножения содержит буферный регистр, регистр множимого, регистр остатка, блокэлементов И-НЕ и сумматор.,причем выход буферного регистра соединен спервым входом блока элементов И-НЕ,второй вход которого соединен с выхо,"дом регистра множимого, а выходсоединен с первым входом сумматора,второй вход которого соединен с выхо,"дом регистра остатка, а выход сумматора - с входом регистра остаткаи выходом блока умножения, вхоц регистра множимого соединен с первымвходом блока умножения, а ыод буферного регистра - с вторым входом этого блока,. Цифровой интегратор, содержа щий регистр подинтегральной функции, регистр 1-го приращения функцил, регистр (1+1)-го приращения функции, первый сумматор, первый элемент задержки, второй с,иматор, второй 25 элемент задержки, третий сумматор, и блок умножения, причем выход регистра подинтегральной функции соединен с первым входом первого сумматора, вход - с выходом первого сумматора, второй вход которого соединен с выходом регистра 1-го приращения функции, а выход - с входом первого элемента задержки, выход ко,торого подключен к первому входу второго су,иатора 1 выход которого соединен с входом второго элемента задержки, выход которого соединен с первым вхопом третьего сумматора, вход регистра (1+1)-го приращения фун. о кции подключен к входу приращения функции интегратора, первый вход бло.- ка умножения подключен к входуразрядов множителя, Время выполнения шага интегрирования равно Предлагаемое устройство позволитповысить быстродействие, например,при 9 = 2 в"П1 " "см Павьппение производительности сталовозможным благодаря введению новыхсвязей Формула изобретения. Ис 1 очники информации принятые во внимнние гри экспертизе1. Авторское свидетельство СССР У Зб 9590 кл. С Об Д 1/02, 1971.2. Авторское свидетельство СССР Ф б 37833 кл, С 06 3 1/02, 1977.3, Авторское свидетельство СССР 11 4531, кл. 6 Об ,1 1/02, 1973 (прототип).879586 ано Утехина ор Е. Р еда Подписное Тираж 748арственного комитета СССизобретений и открытийва, Ж, Раушская наб.,4 атент , г. Ужгород, ул. Прректна пал П з 9721/19 ВНИИПИ Гасу по делам 113035, Мос