Устройство для декодирования сверточного кода

ОП ИСАЙИЕ ИЗОБРЕТЕНИЯ Союз Советских Социалистических Республик(51) М. Кл Н 04 1. 17/30 Н 04 1. 1/1 О осударственный квинте сссР по делам нзооретеннй н открытнйта опубликования описания 03.08.7 72) Авторы изобретен Е ечкин и А. В. Савчук Одесский электротехнический институт связ им. А. С, Попова71) Заявитель 54) УСТРОЛСТВО ДЛЯ ДЕКОДИРОВАНИЯ СВЕРТОЧН КОДА1Изобретение относится к телеграфной связи ц может быть использовано в системах связи для повышения помехоустойчивости и эффективности.Известно устройство для декодирования сверточного кода, содержащее блок вычисления метрик ветвей, п параллельных каналов обработки, каждый из которых состоит из двух сумматоров, к входам которых подключены выходы соответствующих регистров памяти, коммутатор метрик ветвей, блок памяти решений и компдрдтор 111. Выходы сумматоров подключены к входам блока сравнения, выход которого подключен к входу коммутатора метрцк ветвей. Соответствуюцие выходы регистров памяти подключены через элемент И,1 И к вход; блока нормированного порога.Однако это устройство обладает недостаточно высоким быстродецствцем.Целью изобретения является повышение быстродействия и упрощение устройства.Для этого в устройстве для декодирования сверточного кода, содержащем блок вьц чцсления метрик ветвей ц и параллельных каналов обработки, каждый из которых состоит из двух сумматоров, к входам которых подключены выходы соответствующих регистров памяти, а выходы сумматоров подключены к входам блока сравнения, и коммутатор метрик ветвей, к управляющему входу которого подключен выход блока сравнения, кроме того, соответствующие выходы регистров памяти через элемент И,1 И подключены к входу блока нормированною порога, д также блок памяти решений ц компаратор, выход блока вычисления метрцк ветвей непосредственно подключен к входам млддцгцх разрядов суммдторов и канд.лов обработки,к входам обьедцненных старших разрядов которых подключен выход блока нормированного порога, при этом первые выходы коммутаторов метрик ветвей и каналов обработки подключены к входам записи соответствующих регистров памяти, а вторые выходы коммутаторов метрик ветвей и каналов через блок памяти решений подключены к входу компаратора.На чертеже представлена с руктурцдя о электрическая схема предлагаемого уст.ройства.Оно содержит блок 1 вычисления метрцкветвей и параллельных каналов обработки, каждый из которых содержит регистрыб;5616 Жор,иула изобретениЦН И И П И Заказ 4345,51 Тираж 774 Подписноефилиал ППП Патент, г, Ужгоро г, ул. Проектная, 4 памяти, сумматоры 3, блок 4 сравнения и коммутатор 5 метрик ветвей, а также блок б памяти решений, компаратор 7, блок 8 нормированного порога и элемент ИЛИ 9,Устройство работает следующим образом.Последовательность сверточного кода поступает на вход блока 1 вычисления метрик ветвей, одновременно являющийся входом устройства. На выходе блока 1 вычисления метра: ветвей вырабатываются двоичные числ ц ( метрики ветви), велич и ца которых определяется степенью корреляции принятой 1 о кодовой ветви, т. е. определенного количества последовательных кодовых символов, с каждой из возможных ветвей применяемого сверточного кода. Эти числа поступают на младшие входы сумматоров 3. г),ругие входы сумматоров подключены к выходам регистров 2 памяти, в которых хранятся двоичные числа (метрики состояния), Результаты сложения с выходов сумматоров 3 подаются на входы блоков 4 сравнения и дальше на коммутаторы 5 метрик ветвей, где вырабатывает ся информация о принятой кодовой последовательности. Эта информация подается на вход блока 6 памяти решений для дальнейшей обработки, а затем на вход компаратора 7, выход которого является выходом устройства.,Одновременно вновь вычисленные метрики состояния с первых выходов 10 коммутаторов 5 метрик ветвей поступают на входы 1 регистров 2 памяти. Вышеприведенная операция непрерывно повторяется в процессе обработки принимаемой информации и после каждой такой операции величина метрик состояния увеличивается. Поэтому, чтобы избежать переполнения регистров 2 памяти, необходимо осуществлять вычитание одного и того же числа из всех метрик зь состояния, Эту операцию одновременного вычитания называют нормализацией. Сигнал о необходимости нормализации (опасности переполцсцця памяти) вырабатывается с цомощгпо элемента И,1 И ,) и поступает на вход блока 8 нормированного порога. Устройство для декодирования сверточного кода, содержащее блок вычисления метрик ветвей и и параллельных каналов обработки, каждый из которых состоит из двух сумматоров, к входам которых полклочснь 1 выходы соответствующих регистров памяти, а выходы сумматоров подключены к входам блока сравнения, и коммутатор метрик ветвей, к управляющему входу которого подключен выход блока сравнения, кроме того, соответствующие выходы регистров памяти через элемент ИЛИ подключены к входу блока нормированного порога, а также блок памяти решений и компаратор. отличающееся тем, что, с целью повышения быстродействия и упрощения устройства, выход блока вычисления метрик ветвей непосредственно подключен к входам младших разрядов сумматоров и каналов обработки, к входам объединенных старших разрядов которых подключен выход блока нормированного порога, кроме того, первые выходы коммутаторов мстрик ветвей п каналов обработки цодк,цочсцы к входам записи соотвстствуюгццх регистров памяти, а вторые выходы коммутаторов метрик ветвей и кацалгю гц роз блок памяти решений подключены к входу комцаратора.)сточццки информации, принятые во внцмнццс црц экспертизе1. Авторское свидетельство СССР % 510803, кл. Н 04 . 17/30, 973.