Устройство для контроля передачи информации в двоично десятичном коде между блоками цифровой вычислительной машины

Союз Сфватсииз Сфциапистичвсиик Республик(Щ Заявлено 1812;75 (21) 2300481/18-24с присоединением заявки МЬ -(088,8) 11 ЩВ 11111 Ы 1 ВВИВтВВВВТВ 111111901 6 Ю11 ДВВВЮ 1 ВВЦВт 11111 ВтВРМтай 5) Дата опубликования описания 2511.7 ревский и Н,Е.Журавле) Лвторы иэобретени В.Б,Сафронов/ А. 1) Заявитель 54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПЕРЕДАЧИ ИНФОРМАЦ В ДВОИЧНО-ДЕСЯТИЧНОМ КОДЕ МЕЖДУ БЛОКАМИ ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ Иэо вычисл исполь е ачи бласти ет быт роля п ации, упрсвцение устройоичной двоичв этом уст твлять рас ринимаемых бретение относится к оительной техники и мож ьзовано в системах конт ер д информации.Известно устройство, осуществляющее контроль передачи информации суммированием всех информационных группсообщения, как многоразрядных чисел,и сравнением полученной контрольнойсуммы с заранее известной 1,Недостатком известного устройства:является то, что для его работы тре-буется несколько каналов связи.Наиболее близким техническим решением к данному изобретению являетсяустройство для контроля передачи информации в двоично-десятичном кодемежду блоками цифровой вычислительноймашины (ЦЭМ), содержащее ячейку памяти одного знака, входы которой являются входами устройства, блок формирования сигнала ошибки, выход которого является выходом устройства, триггер, входы которого являются входами.устройства, а выход соединен суправляющим входам блока формированиясигнала ошибки 121В связи с тем, что ройтве необходимо ОСущес поэ"навание разрядности п чисел, оно содержит всложную громоздкую схзаписью и считыванием рчисла.5 Кроме того, количество ячеек памяти должно быть ые менее максимально возможного количества десятичныхразрядов в,передаваемых информационных группах, а сФормированная а конце 10 приема сообщения контрольная сумма вобщем .случае имеет количество десятичных разрядов большее, чем требуется для обеспечения нужной достоверности контроля информ15 цель.изобретеииятройства.Это достигается тем, что усство содержит одноразрядный двдесятичный сумматор, сдвигающи ф но-десятичный регистр,причем выходыячейки памяти одного знака соединеныс первой группой входов одноразрядного десятично-двоичного сумматора, выходы которого соединенысо входами блока формирования сигналаошибки и со входами младшего разрядасдвигающего двоично-десятичного регистра, выходы старшего разряда сдвигающего двоично-десятичного регистра З 0 соединены со второй группой входоводноразрядного двоично десятичногосумматора, управляющий вход устройства и вход тактовых сигналов устрбй-"стра соединены с соответствующими входами ячеек памяти одного знака и сдвигающего двоично-десятичного регистра,6На чертеже изображена Функциональная схема предложенного устройства.Устройство включает в себя ячейкупамяти одного знака 1 ф представляющущ 1 О.собой четырехразрядный двоичный регистр, одноразрядный двоично-десятич.ный сумматор 2,п -разрядный сдвигающий двоично-десятичный регистр 3,блок Формирования сигнала ошибки 4,триггер 5.Устройство контроля имеет четыревхода управления б, 7, 8, 9 четыредвоичных входа, 10 для ввода информациии один выход 11, на котором формируется сигнал результата сравнения сфор- фмированного контрольного числа с принятым,Устройство работает следующим образом.В Исходном состоянии триггер 5 заDрещает работу блока 4, на выходе 11отсутствует сигнал Ошибка.Начало передачи цифровой информации определяется подачей сигналаНачало работы на управляющий вход ЗОб, в результате чего осуществляетсяначальный спрос ячейки памяти 1 и регистра 3.По началу тактового импульса, поступающего на вход 7 двоично-десятичный код знака передаваемого сообщения со входов 10 записывается в ячейку памяти 1, по концу тактового импульса в младший разряд регистра 3 записывается сформированная на выходах сумматора 2 сумма содержимого регистра1 и старшего разряда регистра 3, одновременно осуществляется сдвиг всегосодержимого регистра 3 на один двоично-десятичный разряд в сторону старших разрядов.По следующему тактовому импульсуописанные операции повторяются.Поскольку контролируются все знакисообщения, в том числе, и служебныетипа Пробел, Запятая и т,д.,последние кодируются при приеме десятичными цифрами с учетом максимальновозможного кодового расстояния.Количество двоично-десятичных разрядов регистра 3 определяется общей 55длиной передаваемого сообщения, требуемой достоверностью приема и среднейчастотой ошибок в канале связи. Например, прй длине сообщения 100-150знаков, требуемой достоверности - не фхуже одной ошибки на 10 , правильнопеРеданных знаков и средней частотеошибок в канале связи не более 2 10на символ, количество двоично-десятич.и гс разрядов регистра 3 равно четырем, 65 После приема последнего информаци- онного знака сообщения следует сигналКонтрольная сумма", поступающий на вход 8 и устанавливающий триггер 5 в состояние, .разрешающее работу блока 4 и сравнение СФормированного в регистре 3 контрольного числа с передаваемым контрольным числомПередаваемое контрольное число Формируется на передающем конце кана ла связи по тому же принципу, что и на приемномСравнениеосуществляется сложени ем поеоЖ,2 содержимого старшего раз ряда регистра 3 с принимаемой е регистр 1 очередной циФрой передаваемого контрольного числа. Запись очередной цифры контрольного числа в регистр 1, сложение, запись сумьы в регистр 3 и сдвиг содержимого регистра 3 выполняются в той же последователь.ности. Блок 4 анализирует сигналы на выходах сумматора 2 в момент действия тактового импульса 7. Сигнал Ошибка на выходе 11 блока 4 формируется в том случае, если хотя бы на одном из выходов сумматора 2 в момент действия тактового импульса на вхо" де 7 появится логический О, что говорит.о том, что соответствующие десятичные разряды сформированного на приемном конце и передаваемого контрольных чисел не равны.После приема контроЛьного числа на вход 9 поступает сигнал 1 Конец сообщения, который устанавливает триггер 5 в состояние, запрещающее работу блока,4,Устройство готово к контролю приема следующего сообщения.Поскольку в предлагаемом устройстве не требуется распознавание разрядности принимаемых чисел и .при любой необходимой разрядности контроль" ного числа ячейка памяти и сумматор остаются одноразрядными, резко сокращается количество необходимого оборудования и значительно упрощается логика работы устройства.Формула изобретенияУстройство для контроля передачи информации в двоично-десятичном коде между блоками цифровой вычислительной машины, содержащее ячейку памяти одного знака, входы которой являются входами устройства, блок формирования сигнала ошибки, выход которого является выходом устройства, триггер, входы которого являются входами устроЯ- ства, а выход соединен с управляющим входом блока Формирования ошибки, от л и ч а ю щ е е с я тем, что, с целью упрощенияустройство содержит одноразрядный двоично-десятичный сум581471 Составитель В.КрыловаТехред Э.Чужик Корректор С.гарасиняк Редактор Н.Разумова Заказ 4879/38 Тираж 818 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035) Москва, Ж, Раушская наб., д. 4/5филиал ППП Патент, г.ужгород, ул.Проектная, 4 матор, сдвигающий дзоично-десятнчныйрегистр, причем выходы ячейки памяти одного знака соединены с первой группой входов одноразрядногодзоично"десятичного сумматора, выходыкоторого соединены со входами блокаформирования сигнала ошибки и со входами младшего разряда сдзигающегодвоично-десятичного регистра, выходыстаршего разряда сдзигающего дзоич но-десятичного регистра соединены созторой группой входов одноразрядного десятично-дзоичного сумматора, управляющий вход устройства и вход тактовых сигналов устройства соединены с соответствующими входами ячейки памяти одного знака и сдзигающего двоично-десятичного регистра.Источники информации, принятые зо внимание при экспертизе:1 Авторское свидетельство СССР У 469130, 6 08 С 25/00, 1972.2Авторское свидетельство СССР М 269600, В 06 7 7/02, 1968.