Симмирующее устройство для цифрового дифференциального анализатора

ОП ИСАНйЕ ИЗОБРЕТЕМ ИЯ Союз Советских Социалистицескии Республик(22) Заявлено 27.03,73 авт. свид-ву -1) М, л.з 6 г 06 Л 110 1) 1897993/24 присоединением заявкиосударстеениый комет Совета Мииистроо ССС оо делам изобретенийи открытий(72) Авторы изобретения Арье, Ю.Л ькив и Н,К. Ференец на Трудового Красного Знамени завод электронныхвычислительных и управляющих машин 1) Заявитель Киевский УММИРУЮЩЕЕ УСТРОЙСТВО ДЛЯ 1,1 ИФРОВОГО ДИФФЕРЕНЦИАЛЬНОГО АНАЛИЗАТОРАчислительИзо еюй тех вания п 1 альных етение относится ке и предназначе ращений в цифро нализаторах.щее о для суммирох дифференцистройство, сонты И 111.экое быстродей Известно суммируюжащее регистры,Это устройство и еме ет ствие.Известно также устройство, содержащееблок памяти и блок синхронизации,Известное устройство обладает сложнойструктурой, твк как для его реализации неФобходим реверсивный счетчик, сдвигающийрегистр, однозарядный сумматор.Целью изобретения является упрощениеустройства.Поставленная цель достигается тем, чтоустройство содержит блок управления, днаэлемента ИЛИ, два элемента И, счетчик,первый и второй выходы которого соединенар первыми входами соответственно первогонвторого элемента ИЛИ, первый выходблока синхронизации соединен со вторым,входом первого элемента ИЛИ, первыми входами элементов И и счетчика, второй выход блока синхронизации соединен через блок.управления со вторыми входами элементов Ии блока памяти, выходы первого и второгоэлементов ИЛИ соединены соответственно15 с третьими входамц первого и второго элементов И, выходы которых соединены соответственно со вторым и третьим входамисчетчика, третин выход которого соедп 1 е-с 1третьим входом блока памяти, первый ьыход10,которого соединен с четвертым входом счетчика, а второй выход является выходом устройства, третий и второй входы соответственно первого и второго элементов ИЛИ янляются входами устройства,5 На чертеже приведена схема устройства,Она содержит первый элемент 1 ЛЛИ 1,второй элемент ИЛИ 2, первый элемент И3, второй элемент И 4, блок памяти 5,счетчик 6, блок управленпч 7 и блок спн 20 хронизации 8.Счетчик 6 построен на основе фазо-импульсного многоустойчивого элемента ипредназначен для поразрядного суммирования чисел, представленных в фазо-импульс 25 ,ном и число-импульсном кодах. Блок управФ543958 пения 7 предназначен для выработки управ. ляющих сигналов с целью обеспечения возможности использования накапливающего принципа суммирования на многоустойчивьщфэлементах.Устройство работает следующим образом.По команде, поступающей из блока управления 7, первое слагаемое, представленное в фазо-импульсном коде, поступает из блока памяти 5 на информационный вход счетчика 6 и за время большого такта фазоимпульсного кодирования информации запо минается в нем. За время следующей команды, действующей в течение второго такта информация о величине приращения, представленная в число-импульсном коде, поступает на вход элемента 1 (или 2) и через элемент 3 (или 4) на счетный вход счет-, чика 6.За время этого же такта информация о переносе (или замене), полученная в предыдущем шаге суммирования, поступает на вход соответственно элемента 1 (или 2), Суммарное значение величин приращения и переноса (или заема) в течение второго и третьего тактов фазо-импульсного кодирования информации фиксируется и автоматически суммируется в счетчике 6 с величиной первого слагаемого, Результат суммирования с выхода счетчика 6 поступает на вход блока памяти в течение третьего так. та.Следовательно, весь процесс суммирования выполняется в предлагаемом устройст ве за три такта фазо-импульсного кодирования информации,Таким образом, предлагаемое суммирующее устройство обладает более простой 4структурой и, следовательно, требует дчя построения меньших затрат на оборудовани.формула изобретения Суммирующее устройство для цифровогодифференциального анализатора, содержаще 4 блок памяти и блок синхронизации, о т л и- ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит блок управления, два элемента ИЛИ, два элемента И, счетчик, первый и второй выходы которого :оединены с первыми входами соответственно первого и второго элементов ИЛИ, первый выход блока синхронизации соединен сс( у вторым входом первого элемента ИЛИ, пер 1- ьыми входами элементов И и счетчика, втс- арой выход блока синхронизации соединен через блок управления со вторыми входами. мементов И и блока памяти, выходы первор го и второго элементов ИЛИ соответствен-;но соединены с третьими входами первого и второго элементов И, выходы которых со 1- единены соответственно со вторым и третьим входами счетчика, третий выход которого соединен с третьим входом блока памы ти, первый выход которого соединен с четвертым входом счетчика, а второй выход яЫЛяется выходом устройства, третий и второй входы соответственно первого и второго элф ментов ИЛИ являются входами устройства., Источники информации, принятые во вни-мание при экспертизе:1. Майоров С,А., Новиков Г.И. Малогабаритные вычислительные машины Л., "Маши построение" 1967, стр. 80-85.2, Неслуховский К,СЦифровые дифференциальные анализаторы "Машиностроение" 968, стр. 196, рис, 120. БНИИПИ Заказ 755/65 ираж 818 Подписное