Функциональный генератор
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
(2 (2 ститут Гапаню СССР983 работкальсных сис113. Сй (Р ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ ИСАНИЕ ИЗ ОРСКОМУ СВИДЕТЕЛЬСТВУ 1) 3826364/24-242) 18. 12.84(57) Изобретение относится к цифровойизмерительной и вычислительной технике и предназначено для воспроизведения сложных функциональных зависимостей. Цель изобретения - повышение точности преобразования монотонно убывающих функций. Б функциональ"ный генератор, содержащий счетчик 1,блок 2 памяти, введен блок 3 вычитания, содержащий элементы И 6 и 7элементы 8 и 9 задержки, триггер 10.Предложенный блок 3 вычитания позволяет производить операции над совокупностью число-импульсных и потенциальных величин, 1 ил.В результате вычитания приращенийх2(х) = (с 1 х - сну) = х-у(х) . (1)офункцию у(х), приращения которой необходимо запоминать в блоке 2 памяти, определяют из уравнения (1) у(х) = х - я(х),Погрешность работы функционального генератора сводится к погрешности квантования искомой функции г(х),что позволяет воспроизводить функции с высокой точностью. формула изобретения Составитель 3. Шершнева Редактор Н. Рогулич Техред Л.Олейник Корректор Т, КолбЗаказ 1452/46 Тираж 673 Подписное ВНИИПИ Государственногокомитета СССР по делам изобретений и открытий 113035; Москва, Ж, Раушская наб., д, 4/5 ЮПроизводственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4 -1130566Изобретение относится к цифровойизмерительной и вычислительной технике и предназначено для воспроизведения сложных функциональных зависимостей.5Цель изобретения - повышение точности преобразования монотонно убывающих функций.На чертеже приведена структурнаясхема фуйкционального генератора, ЮФункциональный генератор содержитсчетчик 1, блок 2 памяти, блок 3 вычитания с входами 4 и 5. Блок 3 вычитания содержит элементы И 6 и 7, элементы 8 и 9 задержки, триггер 10, 15Генератор работает следующим образом.В начальный момент времени счетчик 1 обнулен, Импульсные приращенияДх числа х с входа устройства поступают на вход 4 .блока 3. На вход 5блока 3 поступает напряжение логического "0" или "1", задаваемое блоком 2памяти, из которого формируются приращения обратной связи ду, Приращения 25Зу вычитаются из приращения дх и подаются на счетный вход счетчика 1,который выполняет операцию интегрирования. Код результата е, формируемыйв счетчике 1, поступает на информационные входы блока 2 памяти и вызываетизменение логического напряжения наего выходе,Блок 3 вычитания работает следующим образом. В исходный момент времени триггер 10 находится в единичномсостоянии. Импульс входной последовательности поступает на вход 4 блока, через элемент И 7 на выход блокаи через счетчик 1 вызывает на выходе 40блока 2 памяти появление очередногологического уровня, который поступаетна вход 5 блока 3. После этого импульс с выхода элемента И 7 через элемент 8 задержки поступает на первый45вход элемента И 6. Если в это времяна втором входе элемента И 6 низкийпотенциал, импульс на К"вход триггера 10 не поступает и триггер не пере 9 2брасывается, Если на втором входе элемента И 6 высокий потенциал, триггер10 обнуляется и элемент И 7 закрывается. Следующий импульс входной последовательности с входа 4 не проходит через элемент И 7, но переключает триггер 1 О в единичное состояние,после чего процесс повторяется. функциональный генератор, содержащий счетчик и блок памяти, выходы счетчика соединены с адресными входами блока памяти, о т л и ч а ю щ и йс я тем, что, с целью повышеиия точности преобразования монотонно убывающих функций, содержит блок вычитания, содержащий триггер, два элемента задержки, два элемента И, вход аргумента устройства соединен с Б-входом триггера и с первым входом первого элемента И, выход которого через первый элемент задержки соединен с первым входом второго элемента И, выход которого соединен с К-входом триггера, выход которого через второ 9 элемент задержки соединен с вторым входом первого элемента И, выход первого элемента И соединен со счетным входом счетчика, выход блока памяти соединен с вторым входом второго элемента И.
СмотретьЗаявка
3826364, 18.12.1984
ФИЗИКО-МЕХАНИЧЕСКИЙ ИНСТИТУТ ИМ. Г. В. КАРПЕНКО
ВОРОБЕЛЬ РОМАН АНТОНОВИЧ, ГАПОНЮК ЯРОСЛАВ ВАСИЛЬЕВИЧ
МПК / Метки
МПК: G06F 7/544
Метки: генератор, функциональный
Опубликовано: 23.04.1987
Код ссылки
<a href="https://patents.su/2-1305669-funkcionalnyjj-generator.html" target="_blank" rel="follow" title="База патентов СССР">Функциональный генератор</a>
Устройство управления для блоков памяти с разрешением неоднозначности
Номер патента: 744727
Опубликовано: 30.06.1980
Автор: Хаскин
МПК: G11C 15/00
Метки: блоков, неоднозначности, памяти, разрешением
...2 И потенциал соответствует логической единице, потенциалы на входах сумматоров 3 по модулю 2 также соответствуют логической елинице, вследствие "этогбна выхолах сумматоров 3 по модулю 2 потенциал соответствует логическому нулю и триггерызаперты по вхолу 6 лля прохожления тактовых сигналов. При поступлении кола вхолиой информации он записывается в триггеры 1 иустанавливается на их выходах 8. Так как выхол каждого элемента 2 И соелннен с левым входом соселнего элемента 2 И, то первый (считая слева) потенциал, соответствующий логическому нулю на выходе 8 триггера 1, установит потенциал логического нуля на выходе связанного с ним элемента 2 И и всех элементов 2 И, расположенных справа.Таким образом, код входной информации,записанный в...
Устройство для контроля записи информации в блоках памяти
Номер патента: 949720
Опубликовано: 07.08.1982
Авторы: Губский, Дзагнидзе, Слесарь
МПК: G11C 29/00
Метки: блоках, записи, информации, памяти
...7, то по первому синхроимпульсу 17 записи в регистры 1 и 435В режиме считывания информационныевходы регистров 1 и 4 подключены к входу адреса устройства. Таким образом, по синхроимпульсам считывания на адресные входы блока 2 и накопителя 5 подаются оди 4 о наковые, а не смещенные, как в режимезаписи, адреса, по которым на информационном выходе устройства появляются записанные в блоке 2 коды, отмеченные в случае неверной записи логической 1 в контрольном разряде.Таким образом, при использовании коммутатора 3, регистра 4 и триггера 8 появляется возможность при записи сместить адреса накопителя 5 относительно адресов блока 2. Это дает возможность при применении контрольного считывания производить запись одного слова за время, равное времени...
Устройство для регенерации информации в блоках памяти микропроцессорной системы
Номер патента: 1246135
Опубликовано: 23.07.1986
МПК: G11C 11/401, G11C 7/00
Метки: блоках, информации, микропроцессорной, памяти, регенерации, системы
...втактах дешифрации текущего кода команды можно осуществить регенерациюнекоторого количества строк ДОЗУ,Количество регенерируемых строк определяется Временем регенерации однойстроки и временем дешифрации кодакоманды. Первый анализатор 1 служитдля определения цикла считыванияслова команды и момента дешифрациикода команды на внутренних структурах. В ходе выполнения программы режимы Ожидание и Останов останави 1 11ливают процессор на некоторое время, которое также используется для регенерации ДОЗУ. Второй анализатор 2 используется для регенерации строки ДОЗУ во время между выдачей адре 124 б 135са из процессора и самим обращениемк ДОЗУ,Формирователь 8 формирует импульс,сигнализирующий второму анализатору 2 о том, что идет...
Устройство сопряжения для контроля блоков памяти
Номер патента: 1481864
Опубликовано: 23.05.1989
Авторы: Белалов, Бочков, Рудаков, Саламатов
МПК: G11C 29/00
Метки: блоков, памяти, сопряжения
...обращения,В одиночном режиме на вход 16,3 непоступает сигнал "Блочный режим 111 навыходах элемента 30 и триггера 21формируется высокий уровень, а навыходе элемента 29 - низкий уровеньпосле окончания сигнала"Обращение"5,1, Таким образом, триггер 20 исигнал "Обмен" 1. 2 сбрасываются прикаждом цикле обращения, в течениекоторого :ыполняется запись толькоодного слова и выдается один сигнал"Запись",При операции "Чтение памяти" блок5 приемников принимает сигналы 16,1,16,2, 16,3 и выдает сигналы 5.1,5.2, 5,3 (" Обращение", "Операция","Блочный режим") в формирователь 1сигналов,Адрес с входа 15 проходит черезблок 4 приемников, коммутатор 8,блок 2 приемопередатчиков и поступает на входы-выходы 14,Дешифратор 9 определяет адреспамяти,...
Устройство для формирования адреса замещаемого блока памяти
Номер патента: 1777142
Опубликовано: 23.11.1992
Авторы: Кисель, Комлик, Неселовский, Фирсов
МПК: G06F 12/08
Метки: адреса, блока, замещаемого, памяти, формирования
...у которого число строк состав- ляет 4, а число колонок равно 64. На фиг, 1 представлена структурная схема устройства для формирования адреса замещаемого блока памяти; на фиг, 2 - таблица истинности преобразователя кода; на фиг. 3 - функциональная схема блока выбора адреса замещения; на фиг. 4, 5 - таблицы истинности ППЗУ, на которых реалиэован блок выбора адреса замещения. Устройство для формирования адреса замещаемого блока памяти (фиг. 1) содержит блок памяти 1, регистр 2, преобразователь кода 3, блок выбора адреса замещения 4. Введены следующие обозначения: адресный вход 5, синхровход 6, вход кода сравнения 7, вход битов отключения 8, выход 9,информационная связь 10,Блок памяти 1 хранит коды хронологии, отражающие точную...
Предыдущий патент: Устройство для деления
Следующий патент: Устройство для вычисления полинома -ой степени
Случайный патент: Устройство для забоя некондиционного молодняка сельскохозяйственной птицы