Устройство управления для блоков памяти с разрешением неоднозначности

Геаударстеееньй кемнтет 3) УДК 681,326, .7(088,8) 30.06.80. БюллетеньСССРдо делам кзобретек открытей ования описания 05,07.80 ата опубл 72) Автор изобретеии Ю. А. Хаск(54 21дам первого и второго элемента И, кроме элементов И, связанных с первым триггером, подключен выход второго элемента И, связанного с соседним триггером, вторые входы элементов И, связанных с первым триггером, объединены и являются трактнруемыми входами, выходы первых элементов И являются выходами устройства 3.Однако такое устройство обладает низ.ким быстродействием, так как в нем после выработки каждого управляющего сигнала О необходимо производить повторную записьданных в триггеры.Цель изобретения - повышение. быстродействия устройства.Указанная пель достигается тем, что вустройство управления для блоков памяти 5с разрешением неоднозначности, содержащее триггеры и элементы И, единичный вы.ход каждого триггера соединен с одним из входов соответствукнпего элемента И, тактовые входы триггеров объединены, а входы установки триггеров в единичное со.стоянке являются информационными входа.ми устройства, дополнительно введены сум.маторы по модулю два, причем выход каждого элемента И соединен с соотнстствуюИзобретение относится к цифровой вычислительной технике и предназначено для использования в буферных или ассоциативных запоминающих устройствах.Известны схемы управления с разрешением неоднозначности, используемые в ассоциативных и буферных запоминающих устройствах, содержащие триггеры, связанные параллельно ко входу тактовыми сигналами н параллельно-последовательно либо параллельно ко входу цепочками айализа состояния элементов памяти 1 и 2. тОднако такие устройства обладают аппаратурной избыточностью и низким быстродействием.Наиболее близким по техническому решению к предложенному является устройство, состоящее из триггеров, каждый из которых соединен с двумя соответствующими элементами И, причем единичный выход триггера соединен с одним из входов первого элемента И, тактовые входы всех триггеров объединены, входы установки триггеров в единичное состояние являются информационными входами устройства, нулевой выход.каждого триггера подключен к одному из входов второго элемента И, ко вторым вхоТРОЯСТВО УПРАВЛЕНИЯ ДЛЯ БЛОКОВ БАМС РАЗРЕШЕНИЕМ НЕОДНОЗНАЧНОСТИ.744727 Номер тактового ам пульсаКод на выходах элементов 2 И Код на выходах сумматоров 3 0111111 0001111 0000011 0000001 0000000 0 2 3 01010 1 0001011 0000011 0000001 0100000 0001000 0000010 0000001 0000000 ними ъхолами смежных-сучматоров ио молулю лва и лругим входом последующего элемента И, выхолы сумматоров по модулю лва соединены со вхолами управления соответствующихтриггеров, нулевые выходы которых являются выходами устройства.На фиг. 1 показана функциональная схема устройства; на фиг. 2один из вариантов построения В.триггера типа защелка; на фиг, 3 - диаграммы, поясняющие работу О-тритера.Устройство состоит из .у.триггеров 1 типа защелка, элементов 2 И, сумматора 3 по модулю два, входа 4 установки триггеров в елиничное состояние, тактовых вхолов 5 триггеров, входов 6 управления, нулевых выхолов 7 триггеров, елиничиых выходов 8 триггеров.Устройство работает слелущим образом.Входной информацией для него являются данные о расположении ячеек памяти запоминающего устройства, к которым необходимо обратиться. Данные поступают на входы 4 триггеров 1 устройства в виде параллельного кода, логический нуль которого означает наличие, а логическая едини.цаотсутствие полезной информации. В начальный момент все триггеры 1 установ.лены в нулевое состояние. На выходах эле.ментов 2 И потенциал соответствует логической единице, потенциалы на входах сумматоров 3 по модулю 2 также соответствуют логической елинице, вследствие "этогбна выхолах сумматоров 3 по модулю 2 потенциал соответствует логическому нулю и триггерызаперты по вхолу 6 лля прохожления тактовых сигналов. При поступлении кола вхолиой информации он записывается в триггеры 1 иустанавливается на их выходах 8. Так как выхол каждого элемента 2 И соелннен с левым входом соселнего элемента 2 И, то первый (считая слева) потенциал, соответствующий логическому нулю на выходе 8 триггера 1, установит потенциал логического нуля на выходе связанного с ним элемента 2 И и всех элементов 2 И, расположенных справа.Таким образом, код входной информации,записанный в триггеры 1 и состоящий из произвольно расположенных логических единиц и нулей, на выхолах элементов 2 Ипреобразуется в код, содержащий одну последовательность логических единиц н однупоследовательность логических нулей, причем начало послеЛовательности нулей однозначно соответствует первому слева логическому нулю в коле входной информации.При этом на выходах Всех, за исключениемодного, сумматоров 3 по.модулю 2 устанавливаются потенциалы логического нуля. Навходах сумматора 3 ио модулю 2, связантй ного с триггером 1, который является первымслева из числатриггеров, установленныхв единичное состояние, потенциалы неодинаковы и поэтому на выхоле данного сумматора 3 по модулю 2 устанавливается потенциал логической единицы,Поэтому к моменту поступления очередного тактового импульса только один триггер 1, а именно первый слева из числа триггеров 1, установленных в елиничное состояние, открыт по входу 6. Тактовый импульс26 в этот триггер 1 в инверсном виде появляется на выходе 7 в качестве сигнала управления, выдаваемого в запоминающее устройство. По заднему фронту тактового импульса происходит возврат триггера 1 висходное состояние. К моменту появленияследующего тактового импульса открытымпо вхолу 6 окажется уже второй слева триггериз числа тех, в которые первоначально была записана логическая елиница, Очерелной тактовый импульс пройлет через этотзе триггер 1, по заднему фронту его триггер 1закроется по входу 6 и откроется следую.щий, и так далее до тех пор, пока все триггеры 1, в которые первоначально была записана логическая единица, не вернутся висходное состояние.3Таким образом, по каждому логическомунулю, содерЖащемуся в коде входной информации и являющемуся признаком необходимости выработки управляющего сигна.ла, поочередно слева направо устройствоман вырабатывается по одному управляющемусигналу.Порядок изменения кодов в триггерах 1,.на выходах элементов 2 И и сумматоров 3по модулю 2 показан на примере одного изкодов входной информации в таблице,Из описания работы устройства видно, что применение сумматора по модулю два, новых связей и 0-триггера типа защелка позволяет вырабатывать управляющие сигналы без повторной переписи данных в триггеры, что увеличивает быстродействие устройства.Формула изобретенияУстройство управления для блоков памяти с разрешением неоднозначности, содержащее триггеры, единичный выход каждого из которых соединен с одним из входов соответствующего элемента И, тактовые входы триггеров объединены, а входы установки триггеров в единичное состояние являются информационными входами устройства, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит сумматоры по модулю два, причем выход каждого элемента И соединен с соответствующими входами смежных сумматоров по модулю два и другим входом последующего элемента И, выходы сумматоров по модулю два соединены со входами управления соответствующих триггеров, нуле.вые выходы которых являются выходами устройства.Источнйки информаций,принятые во внимание при экспертизе16 1. Патент США3806889,кл, 340 - 72,5 опублик. 1974.2. Патент США3806890,кл. 340 - 172,5, опублик, 1974.3. Пилипосян Э. Р. К вопросу извлече 13иия многозначного ответа из ассоциативного ЗУ. Третье Всесоюзное совещание позапоминающим устройствам электронных вычислительных машин. Сб. докладов под ред.Е. А. Брика. Л., изд, НТОРЭС им. Попова,1968, с. 60 (прототип),1130лна Составитель В на Техрел К.Шуф Тираж 662 НИИПИ Государственного по делан изобретенн 8новаКорректорПодписноеета СССРкрцтий кон нт и от ушская род. у иэб., д, 45 11 роектнаи, 4