Селекторный канал

(51)5 С 06 Г 13/ ИЗОБРЕТЕНВИДЕТЕЛЬСТВУ ПИС АВТОРСКОМУ С 1Кулаго ьство ССС 3/12; 198 тся к вычи ть использоваексах и являетс ычислительных ко ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР(57) Изобретение отностепьной технике, может Изобретение относится к вычислительной технике, может быть использовано для управления обменом информацией между устройством ввода-выводаи процессором и является усовершенствованием известного селекторногоканала по авт.св. Г 1103218,Целью изобретения является повышение быстродействия канала.На фиг. представлена блок-схемаселекторного канала; на Фиг.2-13 примеры функциональных схем блокаподсчета байт, блока буферной памятиданных, регистра команд, блока подсчета байт в буферной памяти, регистра масок, счетчика младшего адреса,одного (нулевого) байта регистра данных и мультиплексора этого байта,блока выборки байт, блока контролябайт, блока завершения выборки байт,блока управления интерфейсом 4 блокаформирования предварительного запро 2усовершенствованием известного селекторного канала по авт.св. 1" 1103218 Введение блока формирования предварительного запроса в известный селекторный канал по авт.св. 1" 1103218 повышает его производительность, что позволяет подключать более быстродействуюцие устройства ввода-вывода, вести обмен данными со специализированными устройствами передачи данных с большей скоростью и повысить производительность вычислительных комплексов при связи двух ЭВИ через адаптеры канал - канал. 1 з.п. ф-лы, 17 ил. са соответственно; на фиг.11 - временная диаграмма работы канала для операций записи устройство ввода-вывода;на фиг.15 - временная диаграмма дляопераций считывания с устройства ввода-вывода; на фиг.16 - алгоритм выполнения микропрограммы передачи данных между каналом и оперативной памятью; на фиг.17 - временная диаграмма работы канала при передаче данных,Селекторный канал 1 (фиг,1) предназначен для подключения быстродействующих периферийных устройств кпроцессору 2, который содержит блок3 микропрограммного управления,арипметическо-логическое устройстволокальную память 5, оперативную ЬДпамять 6, блок 7 сопряжения с оперативной памятью. Селекторный канал 1содержит регистр 8 данных, блок 9подсчета байт, счетчик О младшегоадреса, регистр 1 команд, блок 12ФБСисрсс,у ф рос.сФ йесрна Фнс йнс арсясн/на сснуарнсЧнф ин нанаса Цюс рсс. ФБФар. сноба сосрави ФнсйссЙщюняие щийоииро ФФ юаУаесоайрсас 47 няюи нти Фрсс.Ф)ФС 1 Ф 7 с.Ь т гсФ Гритд инй/ори аср,рею. 7 Фс /ицн Трисссс нации ст нанялсяФайу 1/Фон ыи7 ФПсяньгйФ 7//г//дддд /гг./ бойе ЗадФИйщ ауй 12 Фо/йн+1 Фрес 1 Ф -1 ю рсО Масса Ф йй///а Р 1 асна 1 сайтажасно 1 оайнт ктонние Фоли/Бро ФФ ннайиссс агнес баяне/н1534465 ь читыРание 1 с(РУ) Зались ( 1 гр) Раоеруьла Регцсолроа л/рочоссора накальную паня;ль(ь/. Анонир одротноео соитыбаниа(рр и лонного спор гр 4/ Июскноа//ралос снцслнралиа(ар:о) снилььсЮонис (ррРсс) НОЛНОга СЛОРа гр к С ЛОЛНО О СЛОРО(г(/ррноа и одросссное. счиксыоаоио неполногослоаа (грь. О/ Успсни,ф аррасаданныа ир локааьара нркрп(/Рй.1 Чтсниа адресаданник и лопая.ной лакасиЯ 8 с(а. 7 укссние аоресоРанныо иь лосальори кгкрри(б/ Рдо 7 Члснис аРрасаРанныр и/ лолальнри панатн(асс/арруиа слаба опе. ратибной поналтрегис Раннырколола(Р/ ф" ь Юааоаррьсй фъ ресистр Юъс Ф ь. Заерудка РЕЕисрроа прщесеораиз накальнойпарряти Щ Загрубаа реаиср роВ про рьессора м ьсэ локаоьносб парсярррсс (о) Фих 16 Т 5 ТРРР TОяГ ТОРР Прйборшпеяьныб запрос 255 Алрос Ю 7 Составитель В.ВертлибТехред М,Дидык Корректор И,КучеряваяПодписное Редактор ОЛрковецкая,Заказ 42 Тираж 555 91 ЫИ 1 И 1 огударственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д, сь/5н вПроизвол твенно-издательский комбинат 11 атент , г, Ужгород, ул. Гагарина, 101 крбарцкачцр наоРадррсо доннчррср орафкглсиоао-логическое усройстао(Ь/ УолцсьргсистрФ данникканала(Р/ Р рлстиби и кокать нрдисрикачиа на Радреса Раикнс нсрсрарафлонсичсско.оси ооскоо Ослтноастер(о/, /солисьРосиста данникалано(/ Ю около.мибнЬоо ноклкл Чпроир Ролоыр ио олсраспцбной ла. канси (Б/б,афросюр Раннык канало РР) ло каска спада Р регистре(рб/ раьррурка рогисрор кроиессораФ лоланьнуюнаорать Л) Члтоние данно иь онеророрноо нонасо (5/ Р рееиссор донныя канало У/ корнфньочнь на фе м адреса Ррооил сер орнфкето носко. оо ооьиоеское ск- осфюоо Собуферной памяти данных, регистр 13масок, блок 14 подсчета байт буферной памяти, блок 15 управления интерФейсом, блок 16 выборки байт, блокзавершения выборки байт, блок 18контроля байт, мультиплексор 19,дешифратор 20, блок 21 формирования предварительного запроса,вины 22 и 23 второго и первоговходов канала 1, шины 24 и 25 выходовблока 9 и регистра 11, шины 26 первого выхода канала 1, шины 27 счетчика,шины 23 цетеертого входа канала 1,шины 29 выхода мультиплексора 19, 15шины 30 третьего выхода канала 1,шины 31 второго выхода блока 12, шины32-34 шестого и третьего входов ивторого выхода канала 1, шина 35 и 36второго и первого выходов регистра 2013, шины 37 седьмого входа канала 1,шины 38-41 первого -, четвертого выходов блока 16, шины 42 и 43 выходовблока 17, шины 44 выхода блока 18,шины 45 и 46 второго и третьего выходов блока 15 , шины 47 и 48 четвертого выхода и пятого входа канала 1,шины 49 выхода блока 14, шины 50 выхода дешифратора 20, шины 51 первоговхода блока 21 и шины 52 выхода бло- З 0ка 21,Операция передаци данных в канале 1 начинается по специальной командепроцессора 2, которая задает адрес35 селекторного канала 1 и устроиства ввода-вывода, и при помощи специальных управляющих слов указывает код команды, начальный адрес. оперативной памяти количество передаваемых байтФ40 данных и другие управляющие признаки, которые располагаются в регистрах канала 1 и в локальной памяти 5, об- разуя в совокупности управляющие слова канала. В локальной памяти 5 раз мещается адрес следующего командного слова канала, адрес данных, ключи защиты, признаки и отметки, используемые в микропрограммах канала 1. Счетчик байт размещается в блоке 9, млад 50ший адрес - в счетчике 10, командав регистре 11, Регистры загружаютсяпо шинам 22 иэ локальной памяти 5 пропроцессора 2 по управляющим сигналамна винах 23 с блока 3.Блок 12 буферной памяти данных вы 551полнен в виде стековой памяти. Загружаетсл по шинам 28 из устройстваввода-вывода и по шинам 29 с выхода мультиплексора 19 и разгружается пошинам 30 в регистр 8 или в устройствоввода-вывода.Регистр 8 данных канала хранит8-байтовое слово, которым обменивается канал 2 с оперативной памятью 6в процессе передачи данных.Регистр 13 масок хранит 8-разрядную маску слова для операции считывания с устройства ввода-вывода. Управляют примером байт данных в регистр 8 с шин 33,Блок 16 выборки байт управляет передачей байт из регистра 8 в блок 12буферной памяти данных через мультиплексор 19 для операции записи наустройство ввода-вывода и выборкойбайт с блока 12 буферной памяти данных в регистр 8 для операций считыва-,ния из устройства ввода-вывода,Блок 17 завершения выборки байтаопределяет момент выключения из раГюты блока 16, формирует признак(нПолное-неполное слово") завершениявыборки байт с блока 12 буферной памяти данных в регистр 8, определяетмомент выхода на микропрограммнуюприостановку для обслуживания данныхи состояния.Блок 2( предварительного запросаформирует предварительный признак"Полное-неполное ".слово" и предварительныц запрос на микропрограммнуюприостановку для обслуживания данных.Блок 18 контроля осуществляетконтроль выбираемых байт из регистра8 или блока 12,Блок 15 управления интерфейсомосуществляет, загрузку блока 12 в операциях считывания с устройства вводавывода и разгрузку блока 12 в операциях записи на устройство ввода-вывода. Под управлением блока 15 осуществляются начальная выборка устрой"стеа ввода-вывода, завершения операции ввода-вывода на интерфейс и дру-гие Функции.Блок 9 подсчета байт (Фиг.2) содержит счетчики 53-56 (синхронныереверсивные двоичные 4-разрядные),элементы ИЛИ 57-65, элементы И 66-68,линии 69 входа и линии 70-77 выходаблока, загружается по шинам 22 вто"рым - третьим байтом слова локальнойпамяти 5 по отрицательному управляющему сигналу в линии 69 на шинах 23Вычитание из счетчиков 53-56 производится отрицательным сигналом на.5 1534шине 39. Блок 9 вырабатывает на шинах24 сигналы равенства счетчика 1,0,15 более 2 и более 3 (сигналы в линиях70-77)5 55 Блок 12 буферной памяти данных(фиг.3) содержит триггеры (регистры)78-85, триггеры (флажки) 86-93, элементы ИЛИ 94-102, элементы И 103-111, 10элементы ИЛИ 112,113 и линии 114-117выхода блока, управляется вторым синхросигналом по шинам 38, Нулевые выходы триггеров 86-93 соединены сС-входом соответствующих регистров 1578-85 (на Фиг.3 представлены толькодва.разряда каждого буферного регистра). Если блок 12 отключен, товсе триггеры 86-93 сброшены и регистрах 78-85 присутствует нулевая 2 оинформация, так как элементы ИЛИ 112113 выключены, а сигналы на С-входахрегистров 78-85 включены. При загрузке блока 12, например, из регистра8 по шинам 29, когда включается сиг" 25нал загрузки на шинах 38 и если загружается "1", включаются элементыИЛИ 112-113 и байт данных поступаетв регистр 78 и последующие регистры,В конце такта загрузки по заднему 30Фронту синхросигнала на шинах 38 устанавливается триггер 86 полного буферного регистра 78 через элемент ИЛИ94, выключается синхросигнал наС-входе регистра 78 и байт данных. записывается в регистр 78, В последующем такте канала через элементы "ИЛИ 95-100 и элемент И 109 устанавливается триггер 93 полного буферного.регистра 85 и сбрасывается триггер о86, так как триггер 87 выключен,и байт данных из регистра 78 переписывается в регистр 85. В последующихтактах при загрузке через регистр 78аналогичным образом байт данных записывается в регистр 84, устанавлива-ется триггер 92, так как включентриггер 93, и т.д.При разгрузке блока 12 буфернойпамяти данных, например, на устройство ввода-вывода по шинам 30 по сигналу сброса регистра 85 на шинах 45триггер 93 сбрасывается и байт данныхиз регистра 84 передается в регистр85, так как включается сигнал наС-входе регистра 85, а в следующем(третьем, включая такт сброса) тактеустанавливается триггер 93 и сбрасывается триггер 92,465 6Блок 12 буферной памяти вырабатывает сигнал в линии 114 пустого регистра 78, сигнал в линии 115 пустыхбуферных регистров 78-80 или 78,79 и81 одновременно, сигнал в линии 116пустого блока 12 и сигнал в линии 117полного регистра 85.Регистр 11 команд (фиг,4) содержиттриггер 118 записи, триггер 119 обратного считывания, триггер 120 опе-рации данных, триггер 121 блокировки записи в оперативную память,элементы И 122-124, линии 125-127входов и линии 128 и 129 выхода, загружается по шине 22 входа каналанулевым байтом слова локальной памяти по управляющим сигналам в линиях69 и 125 на шине 23 .входа канала.Причем, если включен седьмой разряднулевого байта слова локальной памя"ти, то устанавливается триггер 118записи, а если седьмой, шестой разряды нулевого байта слова локальнойпамяти выключены и включен четвертыйразряд, то через элемент И 122 устанавливается триггер 119 обратногосчитывания. Триггер 120 операции данных устанавливается микропрограммойканала после успешной начальной вы -борки устройства ввода-вывода сигналом в линии 126 на шине 23 входа канала,когда устройство ввода-вывода в ответна команду от канала присылает нулевойбайт состояния и сбрасывается сигналомв линии 127 на шинах 23, когда завершена передача данных и устройствоввода-вывода присылает конечный байтсостояния. Триггер 120 разрешает обмен данными между каналом и устройством ввода-вывода посредством вклю"чения команды записи в линии 128 илисчитывания в линии 129 через элементы И 123 и 124,Триггер 121 загружается третьимразрядом нулевого байта слова локальной памяти 5 на шинах 22 по управляющему сигналу в линии 69 на шинах 23.Триггер 121 запрещает запись воперативную память байт данных, считываемых из устройства ввода-вывода,Блок 14 подсчета байт в буфернойпамяти (Фиг.5) содержит счетчик 130(синхронный реверсивный двоичный4-разрядный), элементь 1 И-НЕ 131 и132, элемент И 133, элемент ИЛИ 134и линии 135-139 выхода блока, используется только в командах считыванияиз устройства ввода-вывода. Добавлении 232-234 шины 42. 50 ние "1" в счетчик 130 производится в момент действия синхросигнала на шинах 38 канала по управляющему сигналу на шинах 44 во время загрузки буферного регистра 78 с шин 28, а вычитание "1" - по управляющему сигналу на шинах 38 в конце передачи из регистра 85 по шинам 30 в регистр 8 данных канала, Если указанные и уп-равляющие сигналы присутствуют одновременно, то счетчик 130 не считает.Регистр 13 масок (Фиг.6) содержит триггеры 140-147 масок соответственно нулевого - седьмого байт регистра 8, элементы И 140-164 и линии 165, Триггеры 140-147 масок устанавливаются по сигналу загрузки регистра 85 в регистр 8 на шинах 38 в момент действия второго синхросигнала на шинах 38, в зависимости от содержимого счетчика 10 младшего адреса через дешифратор 20 (выходы 166-173), Регистр 13 масок сбрасывается сигналом на шинах 37 с блока 7 после передачи данных из регистра 85 в оперативную память 6. В регистре 13 формируется через элемент И 164 на шину 36 сигнал полного слова в регистре 8.Счетчик 10 младшего адреса с входной линией 165 (Фиг.7) выполнен как синхронный двоичный реверсивный 4-разрядный счетчик. Регистр 11 загружается по шине 22 одна младшими разрядами третьего байта слова ло" кальной памяти 5 по управляющему сигналу в линии 165 на шинах 23. Добавление "1" в счетчик 10 производится по отрицательному сигналу на шинах 40, а вычитание " 1" - по отрицательному сигналу на шинах 41. Выходы 166-173 дешифратора 20 подаются на входы регистра 13 (фиг.7). Регистр 8 данных (фиг,8) можетбыть выполнен на селекторах-мультиплексорах 174-176 с запоминанием и элементе И-ИЛИ-НЕ 177, загружается по переднему фронту второго синхросигнала на шинах 38 с регистра 85 с шин 30 по управляющему сигналу на шинах 38, если включен сигнал в линии 166 на выходе дешифратора 20, из оперативной памяти 6 (нулевого байта слова) по шинам 33 по управляющему сигналу на шине 32, если триггер 140 нулевого байта регистра 8 сброшен, На фиг.8 представлен только нулевой байт восьмибайтного регистра 8, Остальные байты регистра 8 идентичнынулевому. Мультиплексор 19 (для нулевого байта) содержит (фиг.8) 4-разрядныеселекторы-мультиплексоры 178-180 стремя устойчивыми состояниями по выходу и элемент НЕ 181. Мультиплексоры178-180 переключаются из третьего(высокоимпедансного) состояния сигналом в линии 166 на шинах 50 с выхода дешифратора 20 через элементНЕ 181, Одноименные выходы мультиплексоров 19 всех байтов (например,вторые разряды мультиплексора нулевого - седьмогобайта) объединены.Таким образом, при модификации счетчика 10 посредством дешифратора 20выбирается через мультиплексоры 178180 один из байтов регистра 8,Блок 16 выборки байт (фиг.9) содержит элементы И 182-185, ИЛИ 186188, ИЛИ-НЕ 189 и 190, И-НЕ 191 и 192,линии 193-196 шин 38 первого выхода25 блока 16,Блок 18 контроля байт (фиг.10) содержит триггер 197 задержки сигналав линии 194 загрузки регистра 85 врегистр 8, триггер 198 модификации30 регистра 11, триггер 199 ошибки данных в регистре 8, дешифратор 200 четности, элемент И 201, линии 202 и 203шины 44 выхода блока.Блок 17 завершения .выборки байт(Фиг. 11) состоит из узла 204 формиро"вания запроса данных, узла 205 Формирования запроса состояния и узла 206формирования признака полного слова.Узел 204 содержит триггер 207.запроса данных триггер, 208 ненулевой мас"ки слова и коммутатор сигналов запро"са данных, включающий элементы И-НЕ209 и 210, И 211-219, ИЛИ 220-222.Узел 205 представляет собой коммутатор сигналов состояния, выполненныйна элементах И 223"225 и элементеИЛИ 226, Узел 206 содержиттриггер227 полного слова, элемент И 228,ИЛИ 229, линии 230 и 231 шины 51, ли-,Блок 15 управления интерфейсои9 1534Блок 21 Формирования предварительного запроса (Оиг.3) содержит триггер 255 предварительного запроса данных, триггер 256 предварительногополного слова, элементы И 257-263,ИЛИ 264-265, линии 266 и 267 шины 52.На Фиг.14 и 15 обозначены С и С 2 тактовые синхросигналы соответственно первой и второй серией канала, 10а также указаны справа позиции линий, шин и триггеров, взаимодействующих с сигналами, приведенными слева.Селекторный каналработает следующим образом. 15Иашинный такт процессора, в который входит предлагаемый канал, состоит из первого - четвертого тактовыхсинхросигналов (СИ 1, СИ 2) СИ 3, СИ 4)длительностью каждый, например, 50 нс,20Длительность такта равна, например,400 нс, Для увеличения быстродействияработы канала 1 на этапе передачиданных такт канала 1 выбран длительностью 200 нс, т.е. в 2 раза меньше 25длительности машинного такта процессора, С этой целью в блоке 16 по шинам 23 через элемент ИЛИ 186 из пер"вого и третьего синхросигналов (СИ 1,СИ 3) Формируется первый синхросигнал ЗОв линии 195 (СИ 1), а через элементИЛИ 187 из второго и четвертого син хросигналов (СИ 2, СИ 4) - второй синхросигнал в линии 196 (СИ 2), которыепо шинам 38 поступают в блоки канала 1.Операция записи.После загрузки управляющей информации в канал 1 и успешной начальнойвыборки устройства ввода-вывода мик" 4 Оропрограммой канала по сигналам в ли"нии 126 на шинах 23 устанавливаетсятриггер 120 и одновременно в блоке 17через элемент И-НЕ 210 устанавливается триггер 207,4 БЗапрос данных через элемент ИЛИ 222по шине 42 поступает в процессор 2,где вызывается микропрограмма передачи данных канала, которая выполняет"ся за три микрокоманды процессора 2:разгрузка регистров процессора 2,используемых в микропрограмме передачи данных, в локальную память 5(Фиг. 16); чтение адреса данных излокальной памяти 5 в блок 7 и на входарифметического-логического устройст.ва 4; модиФикация адреса данных на"+8" через устройство 4 и запись егов локальную память 5. 46510В этом же такте запускается блок7 для чтения данных из оперативнойпамяти 6 в регистр 8. Третья микрокоманда не выполняется до завершениячтения данных из оперативной памяти6. Когда данные из оперативной памяти 6 прочитаны, то блок 7 выдает вканал сигнал загрузки слова оперативной памяти 6 в регистр 8, которыйпо шине 32 поступает в канал 1. Последний принимает полное слово с шин33 в регистр 8, так как регистр 13 воперациях записи выключен, Через элемент И 216 блока 17 сбрасываетсятриггер 207, тем самым включая в работу блок 16 по шине 42. Допускаетсяна выполнение третья микрокоманда;загрузка регистров процессора 2 излокальной памяти 5,В блоке 16, если регистр 78 пустой, через элемент И 182 выдаетсясигнал в линию 193 на шину 38 загрузки регистра 78 из регистра 8. Соответствующий байт регистра 8 черезмультиплексор 19 передается в регистр78. 8 конце передачи счетчик в блоке9 уменьшается по шине 39 на "1", асчетчик 10 увеличивается по шине 40на "+1", Через один такт канала 1,если реУистр 78 освободится, предыдущие действия повторяютсяКогда. состояние счетчика 10 достигает границы слова (111), то в момент передачи последнего байта изрегистра О (байт 7) через элементИ 214 блока 17 устанавливается триггер 207 и вызывается микропрограммапередачи данных, после выполнениякоторой включается блок 16, Началовременной диаграммы на Фиг.14.соответствует моменту, когда в блоке 12находятся байты 4-7 регистра 8 врегистрах 04, 02, 80 и 78 и очередноеслово данных читается в регистр8 из оперативной памяти 6Во втором такте канала производится загрузка прочитанного слова (байт О) в блок12. Если в момент передачи последнего байта регистра 8(байта 7) содержимое счетчика 56 равно "1", то по шине 24 сигнала в линии 70 блокируется установка триггера 207 через элемент И 214 в блоке 17.Если счетчик 56 после очередной выборки байта из регистра 8 достигает нуля, то сигналом в линии 71 по12 34465 55 11 15 шине 24 через элемент ИЛИ-НЕ 189 блок 16 выключается из работы.Таким образом, байты данных счи-тываются из оперативной памяти .6 в регистр 8, передаются в блок 12, где продвигаются к регистру 85, откуда выдаются на устройство ввода-вывода. Когда устройство ввода-вывода требует очередного байта данных, то оно устанавливает в линию 253 шины 48 сигнал информации от абонента поступающий в блок 15 (фиг.2), Если регистр 05 загружен, то по сигналу в линии 117 на шине 31 через элемент И 245 по заднему Фронту синхросигнала в линии 193 (С 1) на шинах 38 устанавливается триггер 238 информации от канала (Фиг.14) и через элемент ИЛИ 250 по шине 47 выдается сигнал информации от канала. Устройство ввода- вывода принимает байт с шин 30 и снимает сигнал в линии 253, указывая каналу 1, что байт данных принят,В канале 1 через элемент И 246 по заднему Фронту синхросигнала в линии 193 (С 1) на шинах 30 устанавливается триггер 239, по которому через шину 45 сбрасывается триггер 93 и очередной байт данных сдвигается в регистр 85, По установленному триггеру 239 через элемент И-НЕ 247 в момент действия второго синхросигнала в линии 196 (С 2) по шине 38 сбрасывается триггер 239 информации от канала, что, в свою очередь, приводит к сбросу триггера 239 в момент действия первого синхросигнала в линии 193 (С 1) через элемент И-НЕ 248, Если устройство запросит очередной байт то все предыдущие действия повторяются.Операция передачи данных на интерфейс ввода-вывода обычно заканчивается, когда счетчик 56 достигает нуля и все байты данных с блока 12 переданы в устройство ввода-вывода. Если это происходит, то по шинам 24 и 31 через элемент И-ИЛИ 249 по заднему фронту второго синхросигнала влинии 196 (С 2) на шинах 38 устанав-ливается триггер 240 конца операции, который блокирует установку триггера 238 информации от канала через элемент И 245, В ответ на сигнал информации от абонента выдается сигнал управления от канала 1 (на фиг,12 не показан), что является признаком останова для устройства авода-вывода. Устройство ввода-вывода на этом заканчивает обмен данными и присылаетпо линии 254 шин 48 сигнал управления от абонента, по которому в канале 1 устанавливается триггер 241,сигнал с выхода которого по шине 46поступает в блок 17, где через элемент И 225 в линию 233 вырабатывается запрос обслуживания состояния, который вызывает в процессоре 2 выполнение микропрограмм обслуживания состояния устройства ввода-вывода.Операция считывания,Операция считывания с устройстваввода-вывода начинается после загрузки информации в канал 1 и успешнойначальной выборки устройства ввода"вывода, когда микропрограммой каналапо сигналу в лини 126 на шинах 23устанавливается триггер 120 операцииданных в регистре 11 команд, Устройство ввода-вывода помещает на шины28 байт данных и устанавливает в ли 25 нии 253 сигнал информации от абонента, что приводит к установке в блоке15 триггера 235 информации от абонента по переднему фронту синхросигнала(Фиг.12 и 15). Если регистр 78 пуст,то через элемент И 244 устанавливается. по заднему фронту синхросигнала(С 2) в линии 196 триггер 236, сигналс выхода которого по шине 45 (линия35251) поступает в блок 12. Байт данныхпринимается в регистр 78,Следующимсинхросигналом в линии 96 устанавливается триггер 237 информации отканала и через элемент ИЛИ 250 выдаО ется в интерфейс сигнал информацииот канала, указывающий устройствуввода-вывода, что байт данных.с шин28 принят. Сбрасываются триггеры 235и 236, Устройство ввода-вывода снимает сигнал с линии 253, цто приводитк сбросу триггера 237 информации отканала. Все последующие байты с шин28 принимаются аналогичным образом.При каждом приеме байта данных с шин28 производится добавление "+1" вблок 14 сигналом в линии 251 на шине 45 через элемент И-НЕ 131, есливыключен сигнал в линии 194.Как только первый байт данных достигает регистра 85, то включается вработу блок 16. Сигналом в линии 117через элемент И 183 выдается сигналв линии 194 для загрузки регистра 8из регистра 85. Байт данных принима46514микрокоманды (Фиг.16): разгрузка регистров процессора 2 в локальную память 5 и ветвление по триггеру 119 и признаку в линии 234 полного слова; прямое и обратное считывание полного слова, чтение адреса данных из локальной памяти 5 в блок 7 на вход арифметико-логического устройства 4, модификация адреса данных соответственно на "+8" или "-8" через устройство 4 и запись его в локальную память 5.В этом же такте запускается блок 7 для записи данных из регистра 8 по шинам 34 в оперативную память 6,Третья микрокоманда не выполняется до завершения передачи и записи переданных данных из регистра 8 в оперативную память 6. Когда данные иэ регистра 8 переданы, то блок 7 выдает в канал 1 сигнал свободного регистра 8, который по шине 37 поступает в блок 17 и регистр 13. Регистр 13 сбрасывается и через элемент И 217 сбрасываются триггеры 207 и 208 вторым синхросигналом по линии 196 (С 2), тем самым включая в работу блок 16. Запускается после записи в оперативную память 6 данных третья микро- команда(загрузка регистров процес". сора 2 из памяти 5).Прямое или обратное считывание неполного слова.Эта микрокоманда аналогична второй микрокоманде в операциях записи за исключением того, что адрес данных не модифицируется, данные с шин 33 принимаются в регистр 8 по маске слова в регистре 13, сигналом загрузки слова оперативной памяти 6 в регистр 8 на шинах 32 через элемент И 228 устанавливается триггер 227, триггеры 207 и 208 не сбрасываются. Это дает возможность повторно войти в микропрограмму передачи данных, но уже для записи полного слова, после выполнения третьей микрокоманды, как описано.Операция передачи данных на интерФейс ввода-вывода обычно заканчивается, когда содержимое счетчика 130 в блоке 14 становится равным содержимому счетчиков 53-56 в блоке 9. В этом случае через элемент 242 сравнения (фиг,12) устанавливается триггер 240 конца операции, который через элемент И 244 блокирует установку триггера 236, Дальнейшие действия на 13 1534 ется в соответствующий байт регистра 8 (согласно состоянию счетчика 1 О на входе дешифратора 20), устанавливается в регистре 13 триггер маски соответствующего байта регистра 8, В конце такта загрузки по шине 39 производится вычитание "1" с блока 9, модификация на "1" счетчика 1 О (на "+1" для операции считывания через О элемент ИЛИ-НЕ 190 по шине 40, на "1" для операций обратного считывания через элемент И-НЕ 192-, по шине 41), производятся вычитание "1" с блока 14 через элемент И-НЕ 132 по 15 сигналу в линии 194 и сброс регистра 85 по сигналу в линии 194. При загрузке хотя бы одного байта в регистр 8 всегда устанавливается триггер 208 через элемент И 219 в блоке 17,При последующих загрузках байтов данных с шин 28 описанные действия повторяются.Блок 17 выключает блок 16 и Формирует запрос данных для выполнения 25 микропрограммы передачи данных в следующих случаях; когда в процессе выборки байт достигается граница слова в регистре 8, в этом случае для команды считывания устанавливается триггер 208 через элемент И 212, а для команды обратного считывания- через элемент И 211; когда выбирается последний байт с блока 12, то по шине 24 через элемент И 213 устанавливается триггер 207; когда с устройства ввода считывается блок данных длинной, меньшей, чем указано в счет- . чике 56, в этом случае устройство ввода вместо запроса на линии 253 присылает сигнал по линии 254, который устанавливает триггер 241, сигнал с единичного выхода которого по шине 46 поступает в блок 17. Если условия, описанные в первом случае, не соблюдаются, то после выборки всех байтов данных с блока 12 в регистр 8 сигналом в линии 116 (пустой буфер) через элемент И 215 устанавливается триггер 207 запроса данных. Сигнал запроса состояния в линии 233 блокируется по сигналу на шинах 46 на элементах и 223 и 224 низким уровнем сигнала с нулевого выхода тригге" ра 208.Запрос данных по шине 42 посту,.пает в процессор 2, где вызывается микропрограмма передачи данных ка" нала, которая выполняется за три1534465 5 10 15 20 25 30 45 50 55 15интерфейсе аналогичны действиям вОперациях записи,Сигнал запроса состояния в линии233 вырабатывается по сигналу управления от абонента на шине 46 в блоке17 через элемент И 244, если имеетсясигнал равенства нулю счетчика байтв линии 71 и выключен триггер 208 ненулевой маски; через элемент И 223,если имеется сигнал пустого блокабуферной памяти данных в линии 116и выключен триггер 208 ненулевой маскиПри считывании байт данных с устройства ввода-вывода с блокировкойзаписи в оперативную память 6 установлен триггер 121 в регистре 11. Этовызывает блокировку установки триггера 207 через элемент И-НЕ 209. Микропрограмма передачи не выполняется,а все описанные действия в канале выполняются.Начало временной диаграммы нафиг.14 соответствует моменту, когдав микропрограмме передачи данных освобождается регистр 8 (в такте 1), вблоке 12 накоплены 4 байта (байты0-3), которые расположены в регистрах 82-85. Контроль выбираемых байтосуществляется в блоке 18. При выполнении операции выбранный байт из регистра 8 поступает через мультиплексор 19 в блок 18 на дешиФратор 200,Если байт имеет неправильную четность, то через элемент И 201 сигналом в .линии 193 загрузки регистра 8в.регистр 78 в линии 194 устанавливается триггер 199 ошибки в моментдействия второго синхросигнала в линии 196 (С 2). При выполнении операции считывания выбранный байт из регистра 85 поступает в соответствующийбайт регистра 8 и через мультиплексор 19 на дешифратор 200. Если байтимеет неправильную четность, то привыключении триггера 198 устанавливается триггер 199. Адрес данных в операциях считывания модифицируется посредством триггеров 197 и 198 с задержкой по отношению к сигналу за- згрузки регистра 85 в регистр 8 линии194, чтобы иметь возможность контролязагруженного байта в регистр 8 черезмультиплексор 19.Таким образом, с помощью одногодешифратора 200 четности осуществляется контроль всех выбираемых байтданных в канале,16Установка триггера 199 блокируетпо шине 44 загрузку буферного регистра 85 в регистр 8 данных канала ивызывает установку триггера 240 кон-ца операции в блоке 15 управленияинтерфейсом,Блок 21 начинает работать при обмене .данными с высокоростными устройствами ввода-вывода, когда каналотстает от устройства в операцияхзаписи и когда устройство опережаетканал в операциях считывания,При выполнении операции записибайты данных, загруженные в регистр8 выдаются по шинам 34 в блок 12,а затем по шинам 30 - в устройствоввода-вывода,По мере того, как регистр разгружается, его загружают новыми байтами данных с блока 7, Если к моменту передачи пятого байта слова (сигнал в линии 171 на шинах 50) из регистра 8 в регистр 78 блока 12 по управляющему сигналу в линии 193 на шинах 38 в блоке 2 уже имеются два пустых регистра из регистров 79-8 (сигнал в линии 115 на шинах 3 1) и состояние 53-56 байт блока 9 больше двух (сигнал в линии 74 на шинах 24), через элемент И 258 устанавливается триггер 255 и вызывается микропрограмма передачи данных,К моменту обращения к памяти (через время выполнения первой микрокоманды на фиг.17) регистр 8 уже пере-. дает оставшиеся два байта данных в блок 12 и готов к приему нового слова данных. При выполнении операции "Сцитатьн блок 12 быстро загружается из устройства ввода-вывода, а затем передается в регистр 8, Когда пятый байт слова данных для команд считывания или обратного считывания соответственно передается с блока 12 в регистр 8 по управляющему сигналу в линии 194 на шинах 38, состояние сцетциков 53-56 байт блока 9 более двух (сигнал в линии 72 на шинах 24) и в блоке 12 имеется более двух байт (сигнал в линии 135 на шинах 49), то через элемент И 259 или 260 устанавливается триггер 255 предварительного запроса и вызывается микропрограмма передачи данных, как было описано,17 1534 формула изобретения 2, Канал по п.1, о т л и ч а ю - щ и й с я тем, что.блок формирования предварительного запроса содержит два триггера, два элемента ИЛИ, семь элементов И,. причем первый вход первого элемента И является вторым входом признаков состояния блока, второй вход первого и,первый вход второго элементов И образуют второй 30 35 1, Селекторный канал по авт. св. Г 1103218 о т л и ч а ю щ и й с я)5 тем, что, с целью повышения быстродействия канала, в него введенблок формирования предварительного запроса, причем первый, второй и третий входы признаков состояния блока формирования предварительного запроса соединены соответственно с вторым выходом блока буферной памяти данных, с с выходом блока подсчета байт в буферной памяти и вторым выходом регистра масок, а установочный, разрешающий и пусковый входы - соответственно с третьим выходом блока завершения выборки байт, выходом регистра команд и выходом дешифратора, выход и первый, второй синхронизирующие входы блока формирования предварительного запроса подключены соответственно к одиннадцатому входу блока завершения выборки байт, перво му выходу блока выборкибайт и выходу блока подсчета байт,4 18вход синхронизации блока, второй входвторого элемента И является первымвходом признаков и состояния блока,третий вход второго и первые входытретьего и четвертого элементов Иобразуют пусковой вход блока, вторые входы третьего и четвертого элементов И являются разрешающим входомблока, четвертый вход второго И, третьи входы третьего и четвертого элементов и синхровходы триггеров образуют первый синхронизирующий вход блока, первые входы пятого и шестого элементов И образуют третий вход признаков состояния блока, первый вход седьмого элемента И и К-входы первого и второго триггеров являют ся установочным входом блока, выход первого элемента И соединен с четвертыми входами третьего и четвертого элементов И, выходы которых соединены соответственно с первым, вторым входами первого элемента ИЛИ и с вторыми входами пятого и шестого эле ментов И, выход второго элемента И соединен с третьим входом первого элемента ИЛИ, выход которого соединен с вторым входом седьмого элемента И, выход которого соединен с Л-входом первого триггера, выходы пятого и шестого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен с Л-входом второго триггера выходы триггеров образуют выход бло ка.