Сумматор в системе остаточных классов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 10 Й ОБРЕТЕН СА Т У СВИДЕТЕ ВТОРСК енеров ГОСУДАРСТВЕННЫЙ НОМИТЕТ СПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬП(71) Московский институт инжгражданской авиации(56) 1. Авторское свидетельство СССРФ 575649, кл. С 06 Р 1,1/08, 1977.2. Авторское свидетельство СССРФ 478304, кл. С 06 Р 7/38, 1975(54)(57) СУММАТОР В СИСТЕМЕ ОСТАТОЧ-НЫХ КЛАССОВ, содержащий группу извходных регистров ( ч - количестворабочих Ч, в ,ичных разрядов), входы которых являются входами слагаемыхсумматора, блок коррекции результата,группу из о сумматоров рабочих разрядов, входы которых подключены к выходам соответствующих входных регистров группы, о т л и ч а ю щ и й с ятем, что, с целью повышения достоверности суммированиЯ, он содержит входной регистр контрольных разрядов,регистр номеров контролируемых разрядов, сумматор контрольных разрядов,схему сравнения, дешифратор, первуюиз 1+1 и вторую из игруппы мультиплексоров, группу элементов И-НЕ,блок.обнаружения ошибки, блок выравниванияномера .контролируемого разряда иблок коррекции контрольного разряда,причем первый и второй входы входногорегистра контрольных разрядов являются входами контрольных разрядсд слагаемых, а первый и второй выходы соединены с первым и вторым входами сумматора контрольных разрядов, выходкоторого соединен с первой группой информационных входов. И+1)-го мультиплексора первой группы, первые группы информационных входов с первого по (о)-й мультиплексоров первой группы соединены соответствен-но с выходами сумм, сумм, увеличенных на единицу, переносов и возможных переносов с первого по (о)-й сумматоров рабочих разрядов группы, первая группа информационных входов й-го мультиплексора первой группы соединена соответственно с выходами суммы и суммы, увеличенной на единицу, и-го сумматора рабочих разрядов группы, первый и второй входы регистра номеров контролируемых разрядов являются входами номеров контролируемых разрядов слагаемых сумматора, а первый и второй выходы соединеныс соответствующими входами схемы сравнения, второй выход регистра номеров контролируемых разрядов является выходом номера контролируемого разряда сумматора и соединен с входом дешифратора, выходы которого соединены с первыми входами эле-.ментов И-НЕ группы, выходы которых соединены с управляющими входами мультиплексоров первой группы, первый и второй выходы с первого поЖ)-й мультиплексоров первой группысоединены с информационными входами соответствующих 1-1 мультиплексоров второй группы, выходы которых являются выходами результата сумматора, первый выход 1-го и выход (И+1)-го мультиплексоров первой группы являютсясоответственно выходом И.-го разряда результата и выходом контрольного разряда сумматора, третий и четвертыйСоставитель И. ХазоРедактор О. Колесникова Техред М,Кузьма Корректор Х, Шароши Тираж 698НИИПИ Государственного кпо делам изобретений и13035, Москва, Ж, Ра одписно Филиал ППП "Патент", г, Ужгород, ул. Проектная, 4 Заказ б 312/40 ПВ омитета СССРоткрытий1 ушская наб., д. 4/111 выходы первых (п) мультиплексоров и второй выход Л-го мультиплексора соединены с соответствующими входами блока коррекции результата, выходы которого соединены с управляющими входами мультиплексоров второй группы, при этом блок выравнивания номера контролируемого разряда содержит ь групп элементов И, выходы которых соединены с входами элементов ИЛИ группы, выходы которых соединены с входами блока хранения констант вьг равнивания, первые входы элементов И и групп соединены с первыми выходами соответствующих входных регистров группы, вторые входы элементов И л групп соединены с соответствующими выходами дешифратора, а третьи входы объединены и соединены с выходом схемы сравнения, выход блока хранения констант выравнивания соединен с третьим входом входного регистра конт. рольных разрядов, блок коррекции контрольного разряда содержит группу из 2 вэлементов И, группу из й -2 элементов ИЛИ, элемент ИЛИ, элемент .НЕ, причем первый, второй и ба+1)-й входы элемента ИЛИ подключены соответственно к выходам первого, второго и (2 п)-го элементов И группы, выходы Ф-го и (3+1)-го элементов Й группы ( Р = 3,52 ь) подключены соответственно к входам Г(д)/23-х элементов ИЛИ группы, выход элемента ИЛИ непосредственно и через элемент НЕ соединен соответственно с третьим и четвертым входами сумматора контрольных разрядов, первые входы 2 1-1 элементов И группы соединены с выходами переносов и возможных переносов соответствующих сумматоров 1170рабочих разрядов, вторые входы К-х и (К+1)-х элементов И группы (К=1,32 п) попарно объединены: и подключены к соответствующим вы-, ходам дешифратора, второй вход (2 д)- го элемента И группы соединен с соответствующим выходом дешифратора, выходы элементов ИЛЙ группы соединены ,с третьими входами (-)-х элементов И группы и с соответствующими входами элемента ИЛИ, блок обнаружения ошибки содержит и групп элементов И, группу элементов ИЛИ, блок хранения констант нулевизации, сумматор нулевизации, блок хранения поправок и сумматор поправок, при этом выходы д групп элементов И соединены с входамисоответствующих элементов ИЛИ группы,выходы которых соединены с входами блока хранения констант нулевизации и первым. входом сумматора поправок, выход блока хранения констант нулевизации соединен с первым входом сумматора нулевизации, первый выход которого соединен с входом блока хранения поправок, выход которого соединен с вторым входом сумматора поправок, .группа выходов которого соединена с вторыми группами информационных вхо-, дов соответствующих мультиплексоров первой группы, а третий вход сумматора поправок и второй вход сумматора нулевизации объединены и подключены к выходу сумматора контрольных разрядов, выход сумматора нулевизации соединен с вторыми входами элементов И-НЕ группы, первые и вторые входы элементов И и групп соединены соответственно с выходами сумм сумматоров. рабочих разрядов группы.Изобретение относится к области вычислительной техники и может быть использовано при разработке быстродействующих арифметических устройств современных цифровых вычислительных машин.Известен сумматор ю-рядных К-ич" ных чисел, содержащий ю групп по и суммирующих блоков, коммутаторы,вход 3ные регистры, блоки обнаружения ошибок кратности Е +1, индикаторы неисправности, блок разрешения обмена блок перебора сочетаний и соответствующие связи ИНедостатком данного устройства является невысокое быстродействие, связанное с громоздкостью алгоритма обнаружения и исправления ошибок.Э 11111Наиболее близким к предлагаемому является матричный сумматор, содер" жащий сумматоры групп разрядов суммируемых чисел, выходы которых соединены соответственно с входами 5 матриц значений переносов между группами разрядов и матриц суммгрупп разрядов, выходы которых подключены соответетвенно к первым входам схем И, выходы которых соединены 10с входами выходных регистров групп разрядов сумматора, причем выходы регистров групп разрядов суммируемых чисел соединены с входами матриц значений сумм, увеличенных на единицу 15 разряда данной группы, и матриц признаков возможности переносов, выходы которых совместно с выходами матриц переносов подключены к входам управляющей матрицы, выходы которой свя заны соответственно с вторыми входами схем И и вторыми входами дополнительных схем И, первые входы которых соединены соответственно с выходами матриц значений сумм, увеличенных на единицу разряда группы, а выход - с соответствующими входами выходного .регист ра группы разрядов сумматор.аНедостатком известного устройства З 0 является низкая достоверность результата, связанная с отсутствием контроля за работой сумматора.Цель изобретения - повышение достоверности суммирования, 35Поставленная цель достигается тем, что в сумматор в системе остаточных классов, содержащий группу извходных регистров ( 1 в . количество рабочих с -ичных разрядов), входы 40 которых являются входами слагаемых .сумматора, блок коррекции результата, группу из и сумматоров рабочих раз, рядов, входы которых подключены к выходам соответствующих входных ре гистров группы, введены входной регистр контрольных разрядов, регистр ф номеров контролируемых разрядов, сумматор контрольных разрядов, схемусравнения, дешифратор, первую из 50 0+1 и вторую из о -1 группы мультиплексоров, группу элементов И-НЕ, блок обнаружения ошибки, блок выравнивания номера контролируемого раз. ряда и блок коррекции контрольного ,55 разряда, причем первый и второй входывходного регистра контрольных разрядов являются входами контрольных раз 70рядов слагаемых, а первый и, второй выходы соединены с первым и вторым входами сумматора контрольных разрядов, выход которого соединен с первой группой информационных входов (0+1)- го мультиплексора первой группы, первые группы информационных входов с первого по (О)-й мультиплексоров первой группы соединены соответственно с выходами сумм, сумм, увеличенных на единицу, переносов и возможных переносов с первого по (Ь)-й сумматоров рабочих разрядов группы, первая группа информационных входов о-го мультиплексора первой группы соединена соответственно с выходами суммы и суммы, увеличенной на единицу, И-го сумматора рабочих разрядов группы, первый и второй входы регистра номеров контролируемых разрядов яв. - ляются входами номеров контролируемых разрядов слагаемых сумматора, а первый и второй выходы соединены с соответствующими входами схемы сравнения, второй выход регистра номеровконтролируемых разрядов является выходом номера контролируемого разряда сумматора и соединен с входом дешифратора, выходы которого соединены с первыми входами элементов И-НЕ группы, выходы которых соединены с управляющими входами мультиплексоров первой группы, первый и второй, выходы с первого по 6-1)-й мультиплексоров первой группы соединены с информационными входами соответствующих омультиплексоров второй группы, выходы которых являются выходами результата сумматора, первый выход-го и выход (и+1)"го мультиплексоров первой группы являются соответственно выходом О-го разряда результата и выходом контрольного разряда сумматора, третий и четвертый выходы первых-1 мультиплексоров и второй выход Ь-го мультиплексора соединены с соответствующими входами блока коррекции результата, выходы которого соединены с управляющими входами мультиплексоров второй группы, при этом блок выравнивания номера контролируемого разряда содержит д групп элементов И, выходы которых соединены с входами элементов ИЛИ группы, выходы которых соединены с входами блока хранения констант выравнивания, первые входы элементов И 11 групп соединены с первыми выходами соответствующих входныхрегистров группы, вторые входы элементов Игрупп соединены с соответствующими выходами дешифратора, а третьи входы объединены и соединены .с выходом схемы сравнения, выход бло. 5 ка хранения констант выравнивания соединены с третьим входом входного регистра контрольных разрядов, блок коррекции контрольного разряда содержит группу из 2 оэлементов И, группу из о -2 элементов ИЛИ, элемент ИЛИ, элемент НЕ, причем первый, второй и (п+ 1)-й входы элемента ИЛИ подключены соответственно к выходам первого, второго и (2-1)-го элементов И группы, выходы с 2-го и (0+1)-го элементов И группы ( Я = 3,526-3) подключены соответственно к входам С(1-1)/21 -х элементов ИЛИ группы, выход элемента ИЛИ непосредственно и через элемент НЕ соединен соответственно с третьим и четвертым входами сумматора контрольных разрядов, первые входы 2 йэлементов И группы соединены с выходами переносов и возможных переносов соответствующих сумматоров рабочих разрядов, вторые входы -х и (к+1)-х элементов И группы (К = 1,32 о) попарно объединены и подключены к соответст вующим выходам дешифратора, второй вход (2 л)-го элемента И группы соединен с соответствующим выходом дешифратора, выходы элементов ИЛИ группы соединены с третьими входами 35(0-1)-х элементов И группы и с соответствующими входами элемента ИЛИ, блок обнаружения ошибки содержит групп элементов И,. группу элементов ИЛИ, блок хрансния констант нулеви 40 зации,сумматор нулевизации, блок хранения поправок и сумматор поправок, при этом выходы о групп элементов И соединены с входами соответствующих элементов ИЛИ группы, выходы45 которых соединены с входами блока хранения констант нулевизации и первым входом сумматора поправок, выход блока хранения констант нулевизации соединен с первым входом сумматора нулевизации, первый выход которого соединен с входом блока хранения поправок, выход которого соединен с вторым входом сумматора поправок, группа выходов которого соединена с вторыми группами информационных входов соответствующих мультиплексоров первой группы, а третий вход сумматора поправок и второй вход сумматора нулевизации объединены и подключены к выходу сумматора контрольныхразрядов, выход сумматора нулевизации соединен с вторыми входами элементовИ-НЕ группы, первые и вторыевходы элементов И п групп соединенысоответственно с выходами сумм сумматоров рабочих разрядов группы,На фиг.1 представлена схема сумматора в системе остаточных классов;на фиг.2 - схема входного регистраконтрольных разрядов, на фиг.3схема группы элементов И-НЕ; нафиг,4 - схема блока обнаружения ошибки;, на фиг,5 - схема блока выравнивания номера контролируемого разряда;на фиг,6 - схема блока коррекцииконтрольного разряда; на фиг.7. - схема блока коррекции результата; нафиг. 8,9 - схемы мультиплексоров;на фиг.10 и 11 - соответственно сумматор рабочих разрядов и сумматорнулевизации.На фиг. обозначены: группа 1 входных регистров (рабочих разрядов),входной регистр 2 контрольных разрядов, регистр 3 номеров контролируемыхразрядов, группа 4 сумматоров рабочих разрядов, сумматор 5 контрольныхразрядов, схема 6 сравнения, дешифратор 7, блок 8 выравнивания номераконтролируемого разряда, блок 9 коррекции контрольного разряда, блок 10обнаружения ошибки, первая 11 группаиз о +1 мультиплексоров, группа 12элементов И-НЕ, блок 13 коррекциирезультата, вторая 14 группа из п -1мультиплексоров, мультиплексор 15,группа 16 из и элементов И, группа17 из ь+1 элементов НЕ, узел 18 изо групп элементов И группа 19 из иэлементов ИЛИ, блок 20 хранения констант нулевизации, сумматор 21 нулевизации, блок 22 хранения поправок,сумматор 23 поправок, о групп 24 элементов И, группа 25 из о элементовИЛИ, блок 26 хранения констант выравнивания, группа 27 из 2 оэлементовИ, группа 28 из И -2 элементов ИЛИ, элемент ИЛИ 29, элемент НЕ 30, группа31 из и -2 элементов И, группа 32 изоэлементов ИЛИ, группа 33 из Ь -1элементов НЕ, первая 34, вторая 35,третья 36 и четвертая 37 группы элементов И, первый 38, второй 39, третиР40 и четвертый 41 элементы И, первая42 и вторая 43 группы элементов ИЛИ,(2) При сложении чисел А и В(при5 =Ф) по рабочим основаниям можетвозникнуть переполнение через.Это разрядов чисел А и В, представленных по контрольным основаниям СОК, и состоитиз двух подрегистров 2.1 с двумя информационными входами (первый операнд) и 2.2 с одним информационным входом (второй операнд).Регистр 3 предназначен для хранения в двоиЧном коде номеров тех ф-ичных разрядов А и В, которые закодированы по контрольным основаниям 10СОК.Каждый из сумматоров 4 (фиг. 10) работает по модулюи Формирует суммы соответствующих п,-ичных разрядов чисел А и В, суммы, увеличенные на единицу, сигналы переносов и сигналы возможных переносов, Сумматоры 58 и 59 работают по первому основанию кода СОК, которое обычно выбирается четным (в данном случае Р 1 = 2), сум матор 59 формирует (А+В)р, а сумматор 58 (А+В-) , Первый результат используется, если сигнал переноса П = О, второй - при П = 1. Сигнал переноса П Формируется в том случае, 25 если результат суммирования (А+В)с, Сигнал возможного переноса ВП формируется, если результат суммирования(А+В) = с - 1 фСумматор нулевизации 20 (фиг,11) выполняет по контрольным основаниям Ри и Р операцию вычитаная из результата суммирования (А+В)1 чи ф Й, константы нулевизации, переводящей результат суммирования чисел (А+В), по основаниям рабочего диапазона Р 1,Р 2фР в нули. Нулевые значения вычетов по основаниям Ри В+ поступают на элемент И-НЕ 70, сигнал с выхода которого является управляющим выходом сумматора нулевизации 20 и свидетельствует о том. что результат суммирования правильный и его корректировать не надо. С выходов шифраторов 68 и 69 снимается результат нулевизации по основаниям ц аБ-й и с-й-ичные разряды чисел А и В в совокупности с контрольными (1+1)-ми разряда ножн представит 50 как числа СОК, а именно свидетельство появления сигнала переноса в старший -ичный разряд, а вЯ-м (1-м) С 1,-ичном разряде суммыостанется результат по модулю С .Совокупность вычетов з =фю, чи = с 1 чи фьи, ч,=чс.",м+г Юбудет изображать число, величинакоторого лежит во втором интервале,т.е. в диапазоне ,2-13. Данноечисло с точки зрения избыточнойСОК является неправильным. Для того,чтобы вернуть число в диапазонеГ 0,-12, из него надо вычесть константу, -ичный сумматор 5 контрольныхразрядов (фиг.2) состоит из сумма 1 тора 5.1, выполненного как совокупность из двух модульных сумматоровпо основаниям Ри Р(аналогичносумматору нулевизации, фиг.11, безэлемента И-НН 70), и сумматора 5.2,выполненного как совокупность издвух модульных сумматоров по основаниям Р , и Р ,аналогично сумматорунулевизации, фиг.11, без элементаИ-НЕ 70). Сумматор 5.1 вычисляет(А+В)Р+ Р, а сумматор 5.2 (А+В-) Р Р+ . С помощью мультиплексора 15 один из результатов суммирования передается навыход этого сумматора. Управление выдачей того илииного результата с сумматора 5обеспечивается по первому и второмууправляющим входам мультиплексора15, являющимся соответствующимиуправляющими входами сумматора 5. Схема сравнения 6 предназначена дляпоразрядного сравнения значений Ь исигнал на ее выходе появляется,если 3 1,Дешифраторпреобразует двоичныйкод ., поступающий с регистра 3, вунитарный н -разрядный код.Блок 10. (Фиг.4) предназначен для.проверки содержимого одного из -ичныхсумматоров группы 4 и содержимого,-ичного сумматора 5, рассматриваемых как единое слово СОК на правильность или неправильность. Узел из игрупп элементов И 18 и группа изэлементов ИЛИ 19 представляют собойвходной коммутатор, с помощью которого к блоку хранения констант нулевизации 20 подключается выход суммодного из-ичных сумматоров 4.Блок 10 работает следующим образом.Через первую группу входов на первые11 1111 входы групп э.пементов И узла 18 поступают значения сумм с выходов с- ичных сумматоров 4. По одному из входов второй группы приходит сигнал с дешифратора 7, который по вторым входам открывает соответствующе элементы И одной из групп узла 18, Сигналы, представляющие остатки одного из-ичных разрядов суммы по ра бочим основаниям СОК, через элементы 1 о ИЛИ группы 19 поступают в виде адреса на блок хранения констант нулевизации 20, с выходов которого считывается константа, равная значению данного С -ичного разряда суммы, 15 представленному по контрольным основаниям Р и Р, СОК, которая поступает на вторую группу входов сумматора нулевизации 21 (вычитаемое), настроенного на выполнение операции вычитания. На первую группу входов сумматора нулевизации 21 поступает значение суммы с выхода ,-ичногосумматора (уменьшаемое). С выходов сумматора нулевизации разность в виде 25 адреса подается на группу входов ,блока хранения поправок 22. Если контролируемое 2-х разрядное о, -ичное число было правильным (с,точки зрения СОК), то значение поправки равно нулю. Если же в исходном числе по одному из рабочих или контрольных оснований СОК была ошибка, то блок 22 формирует на выходе поправку, величина и место которой однозначно35 определены значением остатков по контрольным основаниям на выходе сумматора 21. Сформированная поправкаа в виде числа ло рабочим Р 4 Врядэрч и контродьным Р и Р+ основаниям 4 О СОК поступает на третью группу входов сумматора поправок 23 (как вычитаемое), На первую и вторую группы входов сумматора поправок 23 поступает контролируемое число (как уменьшаемое). На выходе сумматора образуется скорректированный результат суммы порабочим основаниям (сумма, сумма, увеличенная на единицу, перенос и возможный перенос) и, по конгролъным основаниям (сумма) в виде Аф +Вз-.50 С первого выхода сумматора иулевизации 21 снимается управляющий сигнал.Блок 8 выравнивания номерафконтро-.лируемого разряда (фиг.5) состоит 55 изгрупп .элементов И 24, группы изэлементов ИЛИ 25, выполняющих функции коммутатора и подключающих 170 12на вход блока хранения констант выравнивания 26. С -й-ичный разряд числа А для кодирования его по контрольным основаниям Р, и Рц СОК и записи его в регистр 2 по третьему входу вместо находящегося там контрольного кода Б-го-ичного разряда.Необходимость операции выравнивания возникает в том случае, если на вход сумматора поступают исходные с-ичные числа, у которых Я М :, что выявляется схемой сравнения (вернеенесравнения) б.Блок 9 коррекции контрольного раз. ряда (фиг.б) обеспечивает выдачу на первый и второй управляющие входы сумматора 5 управляющих сигналов: первого. - с выхода элемента НЕ 30 и второго - с выхода элемента ИЛИ 29Обозначим: У - функция, которая разрешает выдачу управляющих сигналов при возникновении сигнала переноса из.+-го с -ичного разряда; П - сигнал переноса из 1,-го (-ичного разряда; ВП . - сигнал возможного переноса из ь -го -ичного разряда,Значение функции Х; при принятых обозначениях имеет вид1=П ВПи ъ. фи 1 ч,Формирование функции ; выполняется с помощью элементов И группы 27 и вто,рого элемента ИЛИ 28.Блок 13 (фиг.7) на основе анализа сигналов Пи ВП вырабатывает выходные функции, обеспечивающие подачу на выход сумматора через мультиплексоры 14 сумм (Е) либо сумм, увеличенных на единицу (Е+1).Мультиплексоры с первого по (6-1)-й первой группы 11 (фиг.8) передают на выход результат, с сумматоров 4, либо с выхода блока 10 и работают по управляющим сигналам с группы элементов И"НЕ 12 (фиг.3), обеспечивающих выборку Ь -го и (61+1)-го мультиплексора для подключения его к выходу блока 10.Мультиплексор группы 11. о (фиг.9) передает на выход сигналы сумм и переносов.Мультиплексор 11.Ь+1 по структуреаналогичен мультиплексору 15 сумматора 5 и передает на выход значения1311111РМсуммы по контрольным разрядами Рч.ц вИультиплексоры второй 14 группыпо структуре аналогичны мультиплексору 11.(фиг, 9).5Сумматор работает следующим образом.Числа, подлежащие суммированию,представленные в позиционно-остаточном коде (1), заносятся поразрядно Ов соответствующие регистры 1 - 3,с выходов которых поступают на соответствующие первые и вторые входы сумматоров 4 и 5, где происходит образование поразрядных (с-ичных и ф -ичных) сумм, сумм, увеличенных на единицу, переносов и возможных переносов, Сигнал переноса формируется, когда результат в некотором Ч,-ичном сумматоре, а сигнал переноса, 2 О когда результат равен-1. Одновре-, менно в схеме сравнения 6 производится сравнение величин 3 и т . ЕслиЯ =1, то сигнал на ее выходе равен О, если Ь Ф 1, то 1, Одновременно 25 дешифратор 7 преобразует двоичный код(в данном случае можно и 6 ) в код 1, из, который поступает на входы блоков 8 - 10 и 12.Если 5 = , то блок 8 участия в работе не принимает. Если в Ь -м (т-м) с -ичном разряде сформированы сигналы переноса или возможного переноса, блок 9 в соответствии с (4) формирует сигналы, поступающие35 на первый и второй управляющие входы сумматора 5, Блок 10 выбирает 5-й И-й) с -ичный разряд суммы и в совокупности с выходом с-ичного сумматора 5 рассматривает его как слово вида 3 СОК. Возникшая по любому из оснований СОК ошибка блоком 10 обнаруживается, а правильное число по всем основаниям СОК выдается на выходе блока 10, поступает на соот ветствующие мультиплексоры группы 11 и на входы блока 13 и мультиплексоров 14, с выходов которых - на выход.Если 3 Ф Ф, то блок 8 производит перекодировку-го-ичного разряда числа А по контрольным основаниям СОК Р,+ и 1+ и засылает результат перекодировкй по третьей группе вхо 70 14дов в регистр 2, заменяя в последнем (+1)-й разряд исходного числа А. После такой процедуры числа А и В содержат одинаковые ( 8 =+ ) "ичные разряды, связанные с контролем, и их суммирование производится по только что изложенному алгоритму.Если предположить, что во входном потоке суммируемых чисел номера 3 и - распределены по некоторому случайному закону, что вероятность того,что на вход сумматсра поступают исход ные числа, у которых 3 = 1, составляет (1/л), Учитывая возможностиблока 8, можно сделать вывод о том,что в среднем за у тактов работысумматора каждый из его разрядовбудет охвачен контролем. Эффективность предложенного устройства может быть определена следующимэНеизбыточное-ичное число Асодержитразрядов. Предложенныйметод избыточного кодирования вноситв исходное число избыточность, определяемую как. ОЙ Прн реальных значениях= 2 З и= 4 неизбыточная разрядность числа % = 32 двоичных разряда, а аФ10. Это составляет порядка ЗОХ.Регистры 3, схему сравнения 6,дешифратор 7 в целях повышения их надежности до уровня всего сумматора можно выполнить, например, дублированными, либо с применением других технических решений. Никакие из известных арифметических избыточных кодов не могут обеспечить такой малой избыточности при одинаковых с предложенным кодированием корректирующих возможностях. Если же применять дублирование нли тронрование, то избыточность аппаратуры составит соответственно 250- 3507Таким образом, предложенный сумматор прн аппаратурной избыточности порядка ЗОХ обеспечивает обнаружение и исправление всех одиночных ошибок (однобитовых), а также таких групп ошибок, длина котрых1 о 82 Рш для 1 ш й Ъ+ 2.