Устройство для операций над матрицами

)5 ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР ПИСАНИЕ ИЗОБРЕТЕНИЯ ЛЬСТВ ВТОРСКОМУ Ы(56) Авторское свидетельство СССР М 1325507, кл. О 06 Р 15/324, 1987,Авторское свидетельство СССР ч. 1443003, кл, 6 06 Р 15/347, 1988, (54) УСТРОЙСТВО ДЛЯ ОПЕРАЦИЙ НАД МАТ Р И ЦАМ И(57) Изобретение относится к области вычислительной техники и может быть использовано в составе специализированных матричных вычислителей, Цель изобретения - расширение функци( нальных возможностей за счет вычисления определителей исходной матрицы, обратной матрицы и их сомножителей при одновременном сокращении аппаратурных затрат при обработке симметричных теплицевых матриц. Цель достигается тем, что в устройство, содержащее блок 1 синхронизации, первый вычислительный блок 3, блок 10 памяти констант, первый коммутатор 11, первые входной 13 и выходной 14 буферные блоки памяти, введены( = М/2 для М-четных или (М + 1)/2 для М-нечетных, М-порядок входной матрицы) блоков 2 предварительных вычислений, второй вычислительный блок 3, блок 4 вычисления диагональных элементов, группу коммутаторов 5 и б,входных 7 ивыходных 8 и 9 блоков памяти, второй коммутатор 12, вторые входной 13 и выходной 14 буферные блоки памяти, что позволило модифицировать алгоритм с учетом специфики обрабатываемых матриц. 1 з.п, ф-лы, 2 ил.информационные входы блоков 2 предварительного вычисления подается аз. В первомблоке 2,1 и редва рител ьно го вычисления вычисляются р 1 = р 2 + азц 1 чз 1 р 1 ц 1 ц 1 ++азрг, чзз = ц 1, во втором блоке 2.2 предварительного вычисления - р 1- р 2+ азц 1, чз 2=- Р 1, Ц 1 = Ц 1 + аЗРг, чЗ 2 = Ц 1, в пЕРвсмвычислительном блоке 3,1 - р 1 = р 2 + азц 1, 91 тц 1 + азрг, зз = ц 1, во втором. вычислительном блоке 3,2 - р 1 = р 2+ аз ц 1, Ьз = Р 1,Ц 1 Ц 1+ аз Р 2С второго выхода второй группы и спервого выхода второго вычислительногоблока 3,2 соответственно значения ч 22 Ь 2 ичг 1 Ь 2 поступают соответственно на второйинформационный вход второй группы и первый информационный вход второго выходного буферного блока 14,2 памяти изапоминаются в нем,Затем значения ч 21 Ьг и ч 22 Ь 2 из второго14.2 и у( )1 из первого 14.1 выходных буферных блоков памяти, пройдя через коммутатор 11, поступают соответственно на второйинформационый вход второй группы, первый информационный вход и второй информационный вход первой группы первоговходного буферного блока 13,1 памяти и запоминаются в нем. Ка первый и второй информационные входы первоговычислительного блока 3,1 подаются бг и ч 22Ь 2 и вычисляется у 2 = ч 22 Ьгог, На вторые(2)информационные входы первой, второй итретьей групп первого вычислительно(гоблока 3,1 поступают со(ответственно бг, у1)ч 21, Ь 2 и вычисляется у 1=у 1+ч 21 Ь 202.2) (1)Третий такт. В первой половине такта ввыходные блоки 8, 9, 14,1 и 14.2 памятиосуществляется запись результатов, полученных на выходах соответствующих вычислителей 2 и 3. Ка первый и второйвыходы первого выходного блока 8 памятиподаются соответственно р 1 = чз 1 и ц 1 = чзз,на первые выходы первой и второй группвторого выходного блока 9 памяти - р 1= чзги ц 1 = чз 2, первого выходного буферногоблока 14,1 памяти - р 1 и ц 1 =зз, второговыходного буферного блока 14.2 памяти - р 1=Ьзиц 1.Во второй 25 и третий 26 регистры блока4 вычисления диагональных элементов записываются соответственно 1 - а з и 1/бг с .выходов мультиплексоров 22 и 23, Во втором умножителе 27 и втором блоке 28 деления вычисляется бз = бг/(1 - аз ), Во второйвыходной регистр 33 записывается промежуточное значение определителя бетф=1/(111 бг) матрицы Ф, На входы второгобуферного блока 13,2 памяти подаются и запоминаются в нем следующие значения: р 1 = чз 1 на первый информационный вход с первого выхода блока 8, код нО" на первыйи второй информационные входы первой группы через коммутатор 12 с третьего выхода блока 10 памяти констант, ц 1 = чзз и р 1== чз 2 соответственно на первый и второй информационные входы второй группы череэ коммутатор 12 с второго выхода блока 8 памяти и с первого выхода первой группы блока 9 памяти. На первый, второй информационные входы второй и третьей групп второго вычислительного блока 3.2 с одноименных выходов соответственно первой и второй групп блока 13.2 подаются коды нО", 0 и чзз, чз 2, На первый и второй информационные входы первой группы, первый информационный вход блока 3.2 подается Ьз, на второй информационный вход которого подается чз 1, Во втором вычислительном блоке 3,2 вычислЯютсЯ чззг Ьз+ О, чз 2 Ьз+ О и чз 1 Ьз. Значения у 1 и у 2 подаются соот(2)ветстве н но н а второй информационный вход второй группы и первый информационный вход первого выходного буферного блока 14,1 памяти,Во второй половине такта оз = с 12/(1 - а З ) записывается в первый выходной регистр 29,1/бз - в четвертый регистр 30, бетф((2) =1/(б 1 бг) - в пятый регистр 31 блока 4 вычисления диагональных элементов, в третьем умножителе 32 которого вычисляется бетФ = бетФ( ) = 1/(о 1 бгбз), Значения чззЬз, чз, чзг Ьз и чз 1 Ьз подаются соответственно на первый, второй информационные входы второй группы и первый информационный вход второго выходного буферного блока 14,2 памяти и запоминаются в нем, Затем в соответствии с алгоритмом функционирования блока 1 синхронизации чз 1 Ьз 1, чз 2 Ьз и чзз Ьз, поступающие через коммутатор 11 на первый и второй информационные входы второй группы, первый информационный вход первого входного буферного блоке 1 б,1 памяти, запоминаются в нем, Значения у2) и у( )2 через коммутатор 11 подаются на первый и второй информационные входы первой группы блока 13.1 памяти и запоминаются в нем, В первом вычислительном блоке 3.1, на первый, второй информационные входы второй и третьей групп которого поданы значения с соответствующих выходов первой и второй групп первого входного буферного блока 13.1 памяти и на первый, второй информационные входы первой группы через коммутатор 11 и первый информационный вход подано бз с второго выхода блока 4 вычисления диагональных элементов, вычисляются(з) Четвертый такт, В первой половине такта во второй выходной регистр 33 блока 4 вычисления диагональных элементов записывается бе 1 Ф = 1/(б 1 бгбз), На первом, втором выходах второй группы и первом выходЕ первого выходного буферного блока 14,1 памяти получены компоненты вектора решения системы уравнений у 1, уг и уз, поступившие на соответствующие информационные входы блока.В результате сравнения кода "4" (в общем случае "М+1), поступающего с первого выхода блока 10 памяти констант на информационный вход блока 1 синхронизации, с номером такта работы устройства в момент времени, определенный алгоритмом функционирования блока 1 синхронизации, формируется признак завершения работы устройства.Результаты вычислений на выходах устройства для каждого такта работы приведены в таблице.В рассмотренном варианте работы устройства что справедливо для любого нечетного М, имеется избыточность вычислений (каждое из значений чгг и чзг получаем Одновременно на двух независимых выходах устройства), которая отсутствует при четных М.Формула изобретения 1. Устройство для операций над матрицами, содержащее блок синхронизации, блок памяти констант, первый коммутатор, первый вычислительный блок, первые входной и выходной буферные блоки памяти, причем К-й выход первой группы первого выходного буферного блока памяти (К = 1, М - 1, М - порядок входной матрицы) подключен к К-му информационному входу первой группы первого коммутатора, К-й выход первой группы которого подключен к К-му информационному входу первой группы первого вычислительного блока, первый выход блока памяти констант подключен к информационному входу блока синхронизации, выход которого подключен к адресному входу первого коммутатора и входам синхронизации первых входного и выходного буферных блоков памяти, о т л ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем вычисления определителей исходной матрицы, обратной матрицы и их сомножителей при одновременном сокращении аппаратурных затрат и ри обработке симметричных теплицевых матриц, устройство содержит группу коммутаторов,входных ивыходных блоков памяти ( = М/2 для М четных и (М + 1)/2 для М нечетных),блоков предварительных вычислений, второй коммутатор, вторые входной и выходной буферные блоки памяти, второй вычислительный блок, блок вычисления диагональных элементов, причем объединенные первые информационные входы =х ( = 1, ) коммутаторов группы подключены к первому информационному входу блока вычисления диагональных элеиментов и второму выходу блока памяти констант, третий выход которого подключен к первому информационному входу первого входного блока памяти, второму информационному входу)-го коммутатора группы=2, ), первому информационному входу второго коммутатора, выход первого коммутатора группы подключен к второму информационному входу первого входного блока памяти, первый и второй выходы которого подключены к соответствующим информационным входам первого блокапредварительных вычислений, первый и второй выходы которого подключены к соответствующим информационным входам первого выходного блока памяти, первый ивторой выходы которого подключены соответственно к первому информационному входу второго входного буферного блока памяти, объединенному с первым выходом первой группы устройства, и второму информационному входу второго коммутатора, объединенному с вторым выходом первой группы устройства и вторым информационным входом первого коммутатора группы, в-й выход первой группы и к-й выход второй группы )-го выходного блока памяти (в = 1, ); к = 2, ) подключены соответственно к в-му информационному входу первой группы и к-му информационному входу второй группы )-го коммутатора группы, в-е выходы первой и второй групп которого подключены к соответствующим информационным входам первой и второй групп )-го входного блока памяти, в-е выходы первой и второй групп которого подключены к соответствующим информационным входам первой и второй групп )-го блока предварительных вычислений, в-е выходы первой и второй групп которого подключены к соответствующим информационным входам первой и второй групп )-го выходного блока памяти, первый выход которого подключен к (+1)-му выходу первой группы устройства и+ 2)-му информационному входу второго коммутатора, в-й выход первой группы )-го выходного блока памяти подключен к в-му выходу первой группы выходов устройства и в-му информационному входу+ 2)-й группы второго комму 17374612423татора, объединенные третьи информационные входы 1-х предварительных вычислителей подключены к первому выходу блока вычисления диагональных элементов, первому и третьему информационным входам соответственно первого и второго коммутаторов, первый информационный вход первой группы устройства подключен к второму информационному входу первого коммутатора, р-й (Р = 1М) информационный вход первой группы устройства подключен к р-му информационному входу первой группы входов второго коммутатора, г-й (г = 1, М) выход первой группы которого подключен к г-му информационному входу первой группы второго вычислительного блока, г-й выход первой группы которого подключен к г-му информационному входу первой группы второго выходного буферного блока памяти, первый выход и г-й выхоД первой группы которого подключен соответственно к первому информационному входу второго вычислительного блока и г-му информационному входу второй группы второго коммутатора, г-й информационный вход третьей группы которого подключен к г-му выходу второй группы второго выходного буферного блока памяти и г-му информационному входу второй группы первого коммутатора. г-й выход первой группы первого вычислительного блока подключен к г-му информационному входу первой группы первого выходного буферного блока памяти, р-й информационный вход второй группы устройства подключен к одноименному информационному входу третьей группы первого коммутатора, первый и второй информационные входы второй группы устройства подключены к одноименным информационным входами первой группы блока вычисления диагональных элементов, второй выход которого является первым выходом устройства, объединенный с первым информационным входом первого вычислительного блока и третьим информационным входом первого коммутатора, второй информационный вход первой группы входов которого подключен к второму информационному входу блока вычисления диагональных элементов, третий информационный вход которого подключен к первому выходу второй группы первого выходного буферного блока памяти, г-й выход второй группы которого подключен к г-му выходу ( + 1)-й группы устройства и г-му информационному входу четвертой группы первого коммутатора, четвертый информационный вход которого подключен к первому выходу первого выходного буферного блока памяти и второму выходу устройства, первый информационный вход первого входного буферного блока памяти подключен к первому выходу первого коммутатора, г-е выходы второй и третьей групп о-го (о = 1, 2) коммутатора подключены к г-м информационным входам соответственно первой и второй групп о-го входного буферного блока памяти, г-й выход первой и второй групп и первый выход которого подключены соответственно к г-м информационным входам второй и третьей групп и второму информационному входу о-го вычислительного блока, г-й выход второй группы и первый выход которого подключены соответственно к г-му информационному входу второй группы и первому информационному входу о-го выходного буферного блока памяти, первый выход второго выходного буферного блока памяти подключен к пятому информационному входу первого коммутатора, третий выход блока вычисления диагональных элементов является третьим выходом устройства, выход блока синхронизации подключен к объединенным синхровходам -х входных и выходных блоков памяти, входам синхронизации блока вычисления диагональных элементов, вторых входного и выходного буферных блоков памяти и адресным входам 1-го предварительного коммутатора и второго коммутатора, причем каждый блок предварительных вычислений выполнен с возможностью реализации следующих функций;Хглвых = Х:,х а + Ув,У =У вха+Х,")+1 ")В Фгде Х вх и У вх - значения соответствнено на информационных входах первой и второй групп на )-ом такте;. )+1 -)+1Х вых и У вых - значения на выходах соответственно первой и второй групп на (+ 1)-м такте;а - значение на третьем информационном входе блока на 1-м такте,каждый вычислительный блок выполнен с возможностью реализации следующих функций:Хвых = ХвхА + Увх,У =УвхА+Х ,а=Ьс,где Хвх и Увх- значения на информационных входах блока соответственно второй и третьей групп;Хвых и Увых - значения на выходах блока соответственно первой и второй групп; А -26 1737461 Выход устройства Такт Вычисленноеработы значениеустройства Первый выход Первый выход первой группы чг,Третий выход первой группы (иливторой выход сторой группы) Пероый выход третьей группы Второй выход третьей группыПервый выходПервый выход первой группы Второй выход персой группы 1 гс 1 згл чз,Третий выход первой группы (ипи первый выход второй группы) 1 зт дв Вес )з Первый вьход третьей группыПервый выходТретий выходПервый выход третьем группыВторой выход третьей группыВторои выход Тг Г значение на информационных входах первой группы;а, Ь и с - значения соответственно на выходе, первом и втором информационных входах вычислительного блока,2, Устройство по и. 1, о т л и ч а ю щ е ес я тем, что блок вычисления диагональных элементов содержит пять мультиплексоров, первый и второй узлы деления, элемент НЕ, пять регистров, три умножителя, вычитатель, первый и второй выходные регистры, причем первый и второй информационные входы первой группы блока соединены соответственно с объединенными первыми информационными входами второго и третьего мультиплексоров и первым информационным входом первого мультиплексора, второй информационный вход которого соединен с вторым информационным входом блока, третий информационный вход которого соединен с вторым информационным входом второго мультиплексора, выход которого соединен с входом делителя первого узла деления, вход делимого которого соединен с выходом первого мультиплексора, выход первого узла деления - с входом элемента НЕ, выход которого соединен с информационным входом первого регистра, выход которого соединен с первым выходом блока и объединенными первым и вторым входами первого умножителя, выход которого соединен с входом вычитаемого вычитателя, вход уменьшаемого которого соединен с первым информационным входом блока,входом делимого второго узла деления и объединенными первыми информационными входами четвертого и пятого мультиплексоров, выход вычитателя соединен с вторым информационным входом третьего мультиплексора, выходы третьего и четвертого мультиплексоров - соответственно с информационными входами второго и третьего регистров, выходы которых соединены с первым и вторым входами второго умножителя, выход которого соединен с входом делителя второго узла делений и информационным входом четвертого регистра, выход которого соединен с вторым информационным входом четвертого мультиплексора и первым входом третьего умно- жителя, выход которого соединен с информационным входом второго выходного регистра, выход которого соединен с третьим выходом блока и вторым информационным входом пятого мультиплексора, выход которого соединен с информационным входом пятого регистра, выход которого соединен с вторым входом третьего умножителя, выход второго узла деления - с информационным входом первого выходного регистра, выход которого соединен с вторым выходом блока, входы синхронизации которого соединены соответственно с адресными входами мультиплексоров, синхровходами второго и третьего регистров и второго выходного регистра, синхровходами первого, четвертого и пятого регистров и первого выходного регистра.173746155Составитель А. Дохов Редактор О, Спесивых Техред М.Моргентал Корректор С Чер каз 1893 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5ул. Гагарина, 10Производственно-издательский комбинат "Патент", г, УжИзобретение относится к вычислительной технике и может быть использовано автономно или в комплексе с ЦВМ длявычисления определителей исходной теплицевой симметричной матрицы, обратной матрицы и их сомножителей, решениясистем линейных алгебраических уравнений.Цель изобретения - расширение функциональных воэможностей за счет вычисления определителей исходной матрицы,обратной матрицы и их сомножителей приодновременном сокращении аппаратурныхзатрат при обработке симметричных теплицевых матриц.На фиг. 1 приведена структурная схемаустройства для операций над матрицами; нафиг. 2 - структурная схема блока вычисления диагональных элементов.Устройство для операций над матрицами содержит блок 1 синхронизации,( =М/2 для М четных и (М + 1)/2 для Мнечетных) блоков 2 предварительных вычислений, первый и второй вычислительные блоки 3, блок 4 вычислениядиагональных элементов,коммутаторовгруппы 5 и 6,входных 7 ивыходных 8и 9 блоков памяти, блок 10 памяти констант, первый и второй коммутаторы 11 и12, первый и второй входные буферныеблоки 13 памяти, первый и второй выходные буферные блоки 14 памяти, Блок 4вычисления диагональных элементов содержит первый и второй мультиплексоры15 и 16, первый узел 17 деления, элементНЕ 18, первый регистр 19, первый умножитель 20, вычитатель 21, с третьего попятый мультиплексоры 22 - 24, второй итретий регистры 25 и 26 второй умножитель 27, второй узел 28 деления, первыйвыходной регистр 29, чегвертый и пятыйрегистры 30 и 31, третий умножитель 32,второй выходной регистр 33,Блок 1 синхронизации содержит триггеры запуска и состояния, генератор тактовых импульсов, три одновибратора,элемент И, элемент НЕ, два счетчика, схему сравнения, формирователь, четыре линии задержки, четыре узламультиплексоров, Вход запуска блока синхронизации подключен к объединеннымвходам установки триггера запуска, сброса первого и второго счетчиков. Выходтриггера запуска подключен к информационному входу триггера состояния, выходкоторого подключен к первому входу элемента И, выход которого подключен к входу элемента НГ и через первыйодновибратор к счетному входу первогосчетчика, первому выходу инверсного сигнала записи, объединенным первым ин - формационным входам первого и четвертого узлов.мультиплексоров и входу первой линии задержки, выход которой подключен к второму выходу инверсного сигнала записи, 5 второму информационному второго узламультиплексоров и входу второй линии задержки, выход которой подключен к третьему выходу инверсного сигнала записи и второму информационному входу четверто го узла мультиплексоров, Выход элементаНЕ подключен через второй одновибратор к счетному входу второго счетчика, первому выходу прямого сигнала записи, объединенным первым информационным входам вто рого и третьего узлов мультиплексоров ивходу третьей линии задержки, выход которой подключен к второму выходу прямого сигнала записи, второму информационному входу первого узла мультиплексо ров и входу четвертой линии задержки,выход которой подключен к второму информационному входу третьего узла мультиплексоров и третьему выходу прямого сигнала записи. Выход генера тора тактовых импульсов подключен квходу синхронизации триггера состояния и через третий одноеибратор к второму входу элемента И. Выход первого счетчика подключен к объединенным 30 адресным входам узлов мультиплексоров и первому входу схемы сравнения, второй вход которой подключен к входу блока 1 синхронизации, Выход схемы сравнения подключен к входам сброса 35 триггеров запуска и состояния. Выходывторого счетчика подключены к выходам группы кода выбора и входам формирователя, выход которого подключен к выходу сигнала выбора, г-й (г = 1, М) 40 г,ыход группы р-го (р = 1,4) узла мультиексоров подключен к г-му выходу р-йгруппы синхронизации. Выходы групп синхронизации, кода выбора, выходы прямых и инверсных сигналов записи и 45 выбора подключены к выходу блока 1 синхронизации.Каждый -й ( = 1, ) блок 2 предварительных вычислений содержитпервых ивторых умножителей,первых ивторых 50 сумматоров. и-й (и = 1, ) вход первой группы-го блока предварительных вычислений подключен к первому входу и-го второго сумматора и первому входу п-го первого умножителя, выход которого подключен к вто рому входу и-го первого сумматора. выходкоторого подключен к и-му выходу первой группы -го блока предварительных вычислений, и-й вход второй группы которого подключен к первому входу п-го первогосумматора и первому входу и-го второго умножителя, выход которого подключен к второму входу п-го второго сумматора, выход которого подключен к и-му выходу второй группы -го блока предварительных вычислений, третий вход которого подключен к объединенным вторым входампервых ивторых умножителей,Каждый о-й (о = 1,2) вычислительный блок 3 содержит М - 1) первых и (М-.1) вторых умножителей, (М - 1) первых и (М) вторых сумматоров; гвход первой группы о-го вычислительного блока подключен к первому входу г-го второго сумматора и первому входу г-го первого умножителя, выход которого подключен к второму входу г-го первого сумматора, выход которого подключен к г-му выходу первой группы о-го вычислительного блока, г-й вход второй группы которого подключен к первому входу г-го первого сумматора и первому входу г-го второго умножителя, выход которого подключен к второму входу г-го второго сумматора, выход которого подключен к г-му выходу второй группы о-го вычислительного блока, г-й входтретьей группы которого подключен к объединенным вторым входам г-го первого и г-го второго умножителей. Первый и второй входы о-го вычислительного блока подключены к первому и второму входам третьео умножителя, выход которого подключен к первому выходу о-го вычислительного блока.Первый коммутатор 5 группы содержит мультиплексор, первый и второй информационные входы которого подключены к соответствующим информационным входам коммутатора 5, выход которого подключен к выходу мультиплексора, адресный вход которого через адресный вход коммутатора 5 подключен к выходу сигнала выбора блока 1 синхронизации,Каждый )-й ( = 2, ) коммутатор 6 группы содержит два мультиплексора входо в )-го блока предварительных вычислений. Первый и второй информационные входы )-го коммутатора 6 подключены соответственно к объединенным первым и объединенным вторым информационным входам мультиплексоров первого и второго входов )-го блока предварительных вычислений; М-й ф = 2, Ц информационный вход первой группы мультиплексора второго входа )-го блока предварительных вычислений подключен к 1-му информационному входу второй группы )-го коммутатора 6, в. Д информационный вход первой группы которого подключен к п-му информационному входу первой группы мультиплексора первого входа )-го блока предварительных вычислений, в-й выход группы которого подключенк а-му выходу первой группы )-го коммутатора 6 группы, в-й выход второй группыкоторого подключен к в-му выходу группы5. мультиплексора второго входа )-го блокапредварительных вычислений, Через адресный вход 1-го коммутатора 6 группы объединенные адресные входы мультиплексороввходов )-го блока предварительных вычис 10 лений подключены к выходу сигнала выбораблока 1 синхронизации,Каждый -й входной блок 7 памяти содержит первый и второй блоки памяти; п-еинформационные входы первой и второй15 групп -го входного блока 7 памяти подключены соответственно к и-м информационным входам групп первого и второго блоковпамяти, и-е выходы групп которых подключены соответственно к и-м выходам первой20 и второй групп -го входного блока 7 памяти,через синхровход которого синхровходыпервого и второго блоков памяти подключены к первому выходу инверсного сигналазаписи блока 1 синхронизации; о-й блок па 25 мяти содержит и регистров; и-й информационный вход первой группы входов о-гоблока памяти подключен к информационному входу п-го регистра, выход которого подключен к и-му выходу группы выходов о-го30 блока памяти, синхровход которого подключен к объединенным синхровходам регистров.Первый выходной блок 8 памяти содержит первый и второй блоки памяти;35 и-е информационные входы первой и второй групп первого выходного блока 8 памяти подключены соответственно к п-минформационным входам групп входовпервого и второго блоков памяти, и-е вы 40 ходы групп которых соответственно подключены к и-м выходам первой и второйгрупп первого выходного блока 8 памяти,через синхровход которого синхровходыпервого и второго блоков памяти подклю 45 чены к первому выходу прямого сигналазаписи блока 1 синхронизации; о-й блок, памяти содержит и регистров; п-й информационный вход первой группы входово-го блока памяти подключен к информа 50 ционному входу и-го регистра, выход которого подключен к и-му выходу группыо-го блока памяти, синхровход которогоподключен к объединенным синхровходам регистров.55 Каждый )-й выходной блок 9 памяти содержит первый и второй блоки памяти; в-й(а = 1,информационный вход первой группы входов /-го выходного блока 9 памятиподключен к в - му информационному входу группы первого блока памяти, К-й выходпервой группы и первый выход которого подключены соответственно к 1-му выходу второй группы и первому выходу)-го выходного блока 9 памяти, гп-й выход первой группы которого подключен к а-му выходу группы второго блока памяти, гп-й информационный вход группы которого подключен к а-му информационному входу второй группы )-го выходного блока 9 памяти, через синхровход которого синхровходы и первого и второго блоков памяти подключены к первому выходу прямого сигнала записи блока 1 синхронизации; о-й блок памяти содержит гп регистров; т-й информационый вход группы второго блока памяти подключен к информационному входу гп-го регистра, выход которого подключен к в-му выходу группы второго блока памяти; щ-й информационный вход группы первого блока памяти подключен к информационному входу щ-го регистра. Выход первого регистра подключен к первому выходу первого блока памяти, К-й выход первой группы которого подключен к выходу М-го регистра. Синхровход р-го блока памяти подключен к объединенным синхровходам в регистров,Первый коммутатор 11 содержит мультиплексор, три мультиплексора входов первого вычислительного блока. Второй информационный вход коммутатора 11 подключен к первому информационному входу мультиплексора, выход которого подключен к первому выходу коммутатора 11, г-й информационный вход второй группы которого подключен к (М-г+1)-му входу мультиплексора и г-му информационному входу третьей группы мультиплексора второго входа первого вычислительного блока, г-й выход группы которого подключен к г-му выходу группы коммутатора 11, р-й (р = 1, М) и н форм ационн ы й вход третьей группы которого подключен к р-м информационным входам первых групп мультиплексоров второго и первого входов первого вычислительного блока, г-й выход первой группы которого подключен к г-му выходу тртьей группы первого коммутатора 11, четвертый и пятый информационный входы которого соответственно подключены к первому информационному входу мультиплексора первого входа первого вычислительного блока и первому информационному входу мультиплексора второго входа первого вычислительного блока, г-й информационный вход второй группы которого подключен к г-му информационному входу первой группы первого коммутатора 11, г-й информацион н ый вход четвертой группы которого подключен к г-му информационному входу второйгруппы мультиплексора первого входа первого вычислительного блока.Первый и третий информацион 5 ные входы первого коммутатора 11 подключены соответственно к первому ивторому информационным входам мультиплексора третьего входа первого вычислительного блока, г-й выход первой группы10 которого подключен к г-му выходу второйгруппы первого коммутатора 11, через адресный вход которого адресные входымультиплексоров подключены к выходамгруппы кода выбора блока 1 синхрониза 15 ции,Второй коммутатор 12 содержит тримультиплексора входов второго вычислительного блока; г-й информационный входтретьей группы и первый информацион 20 ный вход второго коммутатора 12 соответственноо подкл ючен ы к г-муинформационному входу второй группы ипервому информационному входу мультиплексора первого входа второго вычисли 25 тельного блока, г-й выход первой группыкоторого подключен к г-му выходу второйгруппы второго коммутатора 12, р-й информационный вход первой группы которого подключен 5 р-м информационным30 входам первых групп мультиплексоровпервого и второго входов второго вычислительного блока, Второй информационныйвход коммутатора 12 подключен к первому информационому входу мультиплексо 35 ра второго входа второговычислительного блока, г-й выход первойгруппы которого подключен к г-му выходутретьей группы второго коммутагора 12,г-й и первый информационные входы вто 40 рой группы которого подключены соответственно к г-му информационному входуторой группы мультиплексора второговхода второго вычислительного блока ивторому информационному входу мульти 45 плексора третьего входа второго вычислительного блока, к г-му выходу первойгруппы второго коммутатора 12, Д + 2)-йинформационный вход которого подключен к)-му информационному входу мульти 50 плексора второго входа второговычислительного блока, гп-й информационный вход ) + 1)-й группы которого подключен к в-му информационному входу (1+2)-й группы второго коммутатора 12, Пер 55 вый информационный вход мультиплексора третьего входа второговычислительного блока подключен к третьему информационному входу второго коммутатора 12, через адресный входкоторого объединенные адресные входымультиплексоров подключены к выходам группы кода выбора блока синхронизации.Первый (второй) входной буферный блок 13 памяти содержит два блока памяти и регистр; г-е информационные входы первой и второй групп первого (второго) входного буферного блока 13 памяти подключены соответственно к г-м информационным входам групп первого и второго блоков памяти, г-е выходы групп которых подключены соответственно к г-м выходам первой.и втОрой групп первого (второго) входного буферного блока 13 памяти, первый информационный вход которого подключен к информационному входу регистра, выход которого подключен к первому выходу первого (второго) входного буферного блока 13 памяти, через синхровход которого синхровходы первого и второго блоков памяти подключены к выходам четвертой (первой) групп синхронизаци и синхровход регистра подключен к третьему выходу инверсного сигнала записи (второму выходу прямого сигнала записи) блока 1 синхронизации; о-й блок памяти содержит г регистров; г-й информационный вход первой группы входов о-го блока памяти подключен к информационному входу г-го регистра, выход кото рого подкл ючен к г-му выходу группы выходов о-го блока памяти, г-й синхровход группы которого подключен к синхровходу г-го регистра и г-му выходу четвертой (первой) группы синхронизации блока 1 синхронизации.Первый (второй) выходной буферный блок 14 памяти содержит два блока памяти и регистр; г-е информационные входы первой и второй групп первого (второго) выходного буферного блока 14 памяти подключены соответственно к г-м информационным входам групп первого и второго блоков памяти, г-е выходы групп которых подключены соответственно к гм выходам первой и второй групп первого (второго) выходного буферного блока 14 памяти, первый информационный вход которого подключен к информационному входу регистра, выход которого подключен к первому выходу первого (второго) выходного буферного блока 14 памяти, через синхровход которого синхровходы первого и второго блоков памяти поключены к выходам третьей (второй) групп синхронизации и синхровход регистра подключен к третьему выходу прямого сигнала записи (второму выходу инверсного сигнала запис) блока 1 синхронизации; о-й блок прамяти содержит г регистров; гинформационный вход первой группы входов о-го блока памяти подключен к информационномувходу г-го регистра, выход которого под 5 ключен к г-му выходу группы выходов о-гоблока памяти, г-й синхровход группы которого подключен к синхровходу г-го регистра и г-му выходу третьей (второй) группысинхронизации блока 1 синхронизации.10 Схема сравнения блока 1 синхронизации состоит из схемы равенства и третьегоодновибратора, выход которого подключенк выходу схемы сравнения, а вход к выходусхемы равенства, первый и второй входы15 которой подключены к соответствующимвходам схемы сравнения.Формирователь блока 1 синхронизации содержэит(з) элементов Н Е (з = (1 оцгМ, где 1 - обозначение ближайшего боль 20 шего целого), элемент И - НЕ, Первый входгруппы формирователя подключен к пеовому входу элемента.И - НЕ; о-й (ц = 2, з)вход формирователя подключен к входу(ц - 1)-го э лемента НЕ, выход которого под 25 ключен к о-му входу элемента И - НЕ, выходкоторого подключен к выходу формирователя и выходу сигнала выбора блока 1 синхронизации,Первый узел мультиплексоров блока 130 синхронизации содержит (М - 1) мультиплексоров и элемент И. Первый информационный вход первого узламультиплексоров по 1 клккчен к ооаединеннмм в-му 1 в = 1, М-р - 1, р = 1, М - 2) инфор 35 мационному входу ц-го мультиплексора ипервому входу элемента И. Второй информационный вход первого узла мультиплексоров подключен к объединенным з-му (з= М - о, М - 1) информационному входу (о +40 1)-го мультиплексора и второму входу элемента И, выход которого подключен к (Мг)-му и н форма цион ному входу г-гомультиплексора, выход которого подключен к г-му выходу первой группы первого45 узла мультиплексоров, к адресному входукоторого подключены объединенные адресныее входы (М - 1) мультиплексоров,Каждый и-й (й = 2, 4) узел мультиплексоров блока 1 синхронизации содержит (М - 1)50 мультиплексоров. Первый информационный вход Ь-го узла мультиплексоров подключен к з-му (з = М - г + 1, М)информационному входу г-го мультиплексора. Второй информационный вход и-го узла55 мультиплексоров подключен к з-му (з = 1,М-г) информационному. входу г-го мультиплексора, выход которого подключен к г-мувыходу первой группы и-го узла мультиплексоров, к адресному входу которого подключены объединенные адресные входы (М) блока подключеч н к объединенным (г+ 1)-минформационным входам (М - 1,-го мультиг-го м льтиплексорэ подМультиплекор первого входа )-го блока плексора, Выход г-го уль п е варительных вычислений/-го коммута- ключен к г-му ду рг-м выхо первой группы тора б группы содержит ) мультиплексоров, 5 мультиплексора и рпе вого выхода первого выЕго пе вый информационный вход подклю- числительного блока, адресный вход которогого первыи инчен к объединенным первым информацион- подключен к объ дн к объе иненным адресным вхоным входам 3-х(з = 1.,) - 1) мультиплексоров, дам (М) мультиплексоров. а второи инфоф рмационный вход подключен Мульти плексор вт рвто ого входа первогового комм так первому информф ационному входу )-го 10 вычислительного блока перв м льтиплексора; в-й информационный тора 11 содержит(М - 1) мультиплексоров. вход первой группы мультиплексора перво- Его ц- ф р мультиплексора; в-и ин о-й инфо мационный вход второй го входа )-го блока предварительных вы- группы подключен кобъединеннымз-м(зий по ключен к второму = 2, М - ц) информационным входам ц-гок а (г + 1)-й информационинфо мационному входу в-го мультиплеко мультиплексора; (г )-йа выхо которого подключен к а-му выхо- ный вход первой ру уй г ппы м льтиплексорапе вой группы мультиплексора первого второго входа и рпе ваго вычислительного вхо а -го блока предварительных вычисле- блока подключен к пер у ф рвом инфо мациний, к адресному входу которого подключе- онному входу - увхо г-го м льтиплексора; Ь-й (и ны объединенные адресные входы ) 20 = 2, М - 1) информационный вход третьейгруппы мультиплексора второго входаблока по клюМ льтиплексорвтороговхода)-гоблока первого вычислительного лака подклюультиплексор вто ого ви едварительных вычислений )-го коммута- чен к ( + ц - ).-му (ц = предвтора 6 группы содержит+ 1) мультиплек- ному входу, -ц ) у(М- +1)-го м льтиплексора,ов и линию задержки, Первый 25 Первый информационный вход мультисоров и линию задержки, ервк о а вто ого входа первого вычисли- информационный вход мультиплексора вто- плексора второго вх рого входа )-го блока предварительных вы- тельного блока подключен к (г + 1)-му числений подключен к о ъедиб ненным информационному входу (М - г)-го мультикоторого подключен к первым информационным входам з-х(з =1, плексора, выход которого подключен ) - 2) мультиплексоров и входу линии задер (М - г)-му выходу первой группы мультинформационный вход под- плексора второго входа первого вычислиключен к первому информационному входу тельного блока, адресныи в д р; к- нформацион- подключен к объединенным адресным ный вход первой группы мультиплексора входам(М - 1) мультиплексоров. второго входа )-го блока предваритель ьарительных 35 Мультиплексор третьего входа перво- вычислений подключен к втен к второму информа- го (второго) вычислительного блока первоионном входу (к - 1)-го мультиплексора, го (второго) коммутатора ( ) выход которого подключен к (к - 1)-му выходу соде ржит ( -) мужит (М - 1) м льтиплексоров. Его первой группы мультиплексора вт рра второго вхо- первый информационный вход подключен да )-го блока предварительных вычислений, 40 к объединенным з-м (з = 1, М-г) информа)-й выход первой группы которт рого подклю- ционным входам г-го мультиплексора, объчен к выходу линии задержки, Объединен- единенные и-е (и = М-г+вхо ы ц - 1) м льтиплексоров информационные входы которого подклюподключены к адресному входу мультиплек- чены к второму информационному входу сора второго входа)-го лока ир - б редваритель мультиплексора третьего входа первого(второго) вычислительного блока первого ных вычислений.т а 11 (12), Г-Й выходМультиплексор первого входа первого (второго) коммутатора ( ), вычислительного блока первог о коммутато- первой группы которого подключен к выра 11 содержит (Ы - 1) мул ьтиплексоексоров, Его ходу г-го мультиплексора, Объециненные г-й информационный вход первои группыгруппы 50 адресные входы которых подключены к адподключен к первому инфорф мационному ресному входу мультиплексора третьего(ц + 1)-й входа первого (второго) вычислительного входу г-го мультиплексора; ц-и и (ц )- а 11 информационные входы втоорой группы блока первого (второго) коммутатора мультиплексора первого входа первого вы- (12).числительного блока подключены счены соответт Мультиплексор первого входа второго( = 2 М - ц) и вычислительного блока второго коммутатовнено к объединенным з-м (з =объединенным -м (Ь, = М - ц+1, М) информа- ра 12 содержит (М) мультиплексоров. Его ционным входам ц-го мультипл- о ультиплексора. Пер- г-й информационный вход первой группы вый информационный вход мульттиплексора подключен к первому информационному первого входа первого вычислит лслительного входу г-го мультиплексора, ооъединенныез-е (з = М - г+1, М) информационные входы которого подключены к первому информационному входу мультиплексора первого входа второго вычислительного блока, ц-й информационный вход второй группы подключен к объединенным Ь-м (Л = 2, М - ц) информационным входам с-го мультиплексора. Выход г-го мультиплексора подключен к г-му выходу первой группы мультиплексора епрвого входа второго вычислительного 10блока, адресный вход которого подключен к объединенным адресным входам (М - 1)мультиплексоров.Мультиплексор второго входа второго 15 вычислительного блока второго коммутатора 12 содержит (М - 1) мультиплексоров. Его (г+1)-й информационный вход первой группы подключен к первому информационному входу г-го мультиплексора; з-й (з = 2, М - 1) информационный вход второй группы мультиплексора второго входа второго вычислительного блока ( = 1, 1 = ) М/2 (, т.е, М - четное, где ) ( - обозначение ближайшего меньшего целого) под 20 ключен к объединенным ц-м (о = 2, М - в+1) информационным входам (з - 1)-го мультиплексора. М-й информационный вход первого мультиплексора подключен к первому информационному входу муль 25 30 типлексора второго входа второго вычислительного блока, п 1-й информационный вход Я +1)-й группы которого подключен п 1 + 1)-му входу)-го мультиплексора;)-й информационный вход мультиплексора второго входа второго вычислительно го блока подключен к объединенным з-м (з = ), М) информационным входам (М - )+1)-го мультиплексора; з-й (з = 1, 1+1) информационный вход (+1)-й ( = =Ь+1, т.е, М - нечетное) группы входов 40 мультиплексора второго входа второго вычислительного блока подключен к (М - в+1)-му входу 1-го мультиплексора. -й информационный вход мультиплексора второго входа второго вычисли тельного блока подключен к объединенным з-м (з = , М) входам (1+1)-го мультиплексора (использование -го и (1+1)-го мультиплексоров при= 1+1 равнозначно, что будет показано при описа нии работы устроиства). Выход г-го мультиплексора подключен к г-му выходу первой группы мультиплексора второго входа второго вычислительного блока, адресный вход которого подключен к объеди ненным адресным входам (М - 1) мультиплексоров.Устройство для операций над матрицами предназначено для вычисления определения бе 1 Ф исходной ММ симметричнойтеплицевой положительно определенной матрицы Ф, т.е, матрицы, элементы 1 а которой удовлетворяют равенствам тн 1, к+1 = 1 а (, ( = 1, ., М), 1 а = 1 ю ( = 2, , М; ( = 1, ,- 1) и которая может быть однозначно задана первач столбцом (строкой) В, таким что Й = ( Ь)-1 = (р) 1-1, разложения ее на две треугольные (нижнююи верхнюю , где т обозначает транспонированную матрицу) и диагональную О, такие что А =О ", разложения матрицы ф обратной к исходной матрице Ф, такой что ф Ф, на две треугольные (верхнюю Ч и нижнюю Ч) и диагональную О, такие что 1 ЧОЧ (без формирования матрицы ф),. решения системы линейных алгебраических уравнений ФУ =Х.Алгоритм формирования элементов ; матрицы=() 1-1, 1-1 и элементов биб диагональной матрицы О имеет вид: К=О; 1, рь г = /; = 1 М;й =1/р,;ак+1 =-рг/р 1;Ск+1 =1/(1 - сА + 1бай+1 =бк - Ск+1:р = рн 1+ а к + 1+ сра = с+ ак+1 рн 1; =1,М-Кк+В+1 = Ц 1; В=1, М,где рь сь ак+1, Ск+1 - промежуточные переменные, 1 = 0 момент подачи исходных данных на входы устройства, М - номер такта вычислений,Для вычисления элементовЧ = ( Ч ) -1,-1 реализовакоторый имеет вид ч матрицы н алгоритм,с=0;=1,".,)- р = 0;= 1)+1: р, ц =1; ч 1 = р 1; р=р ++ак+1 а"С = С += Цм-кгде номер предваля, п =е (М+1)/2)(я (х)для вычисленижуточного вектора Вреализован алгоритмс =х 1;=1 М;Ь 1= р 1;р=рм 1+акч = с+ а к +Определитель матрицы Ф вычисляетсяпо формуле мбес Ф = 1/П бь=1 5 10 15 Для вычисления элементов У вектора- решения системы линейных алгебраических уравнений фу =Х, где улугг нг, реааиарван алгоритм, который имеет вид У к - О, 1=1 М;у 11 = чц Ь б+ у 1 11;)== 11(У;=У;(м); =1 М. Устройство для операций над матрицами на примере матрицы третьего порядка работает следующим образом.20На 1-е информационные входы первой и второй групп устройства (1 = 1,М, М - порядок входной матрицы) подаются 1-е компоненты соответственно х исходного вектора-столбца Х правой части системы уравнений ФУ = Х и р первого вектора- столбца (строки) Я исходной теплицевой симметричной положительно определенной матрицы Ф, полностью задающего эту матрицу. 30После подачи на входы устройства векторов Х и В к началу первого такта его работы имеем ч 11 = 1, Ь 1 = н 11 х 1 = х 1 и 11 = =р (1 = 13).Блок 1 синхронизации управляет работой устройства в соответствии с алгоритмом.Первый такт. В первой половине такта р и код н 1", поступившие соответственно на первый информационный вход первой 40 группы и первый вход блока 4 вычисления диагональных элементов, с выходов третьего 22 и четвертого 23 мультиплексоров записываются во второй 25 и третий 26 регистры, Во втором умножителе 27 и вто ром блоке 28 деления вычисляется б 1 = 1/ р 1, а в первом блоке 17 деления и элементе НЕ 18 - а 2 = - рг/Д(элемент НЕ используется для получения обратного кода числа), куда д и рг подаются с первого и второго 50 информационных входов первой группы блока 4 соответственно через второй 16 и первый 15 мультиплексоры. Во второй половине такта значение рг записывается в первый регистр 19, б 1 - в первый выходной 55 регистр 29, р= =1/б 1 и код н 1", который подается через пятый мультиплексор 24, записываются соответственно в четвертый 30 и пятый 31 регистры, и в третьем умножителе 32 блока 4 вычисления диагональных элементов начинается процесс поэтапного вычисления определителя бес Ф матрицы Ф,На первый и второй информационные входы первого входного блока 7,1 памяти через первый предварительный коммутатор 5 с второго выхода блока 10 памяти констант и непосредственно с третьего выхода блока 10 памяти констант соответственно подаются и запоминаются в нем коды и 1 и и иО". С первого и второго выходов блока 7.1 памяти коды н 1 н и нОн поступают на соответствующие входы первого блока 2.1 предварительного вычисления, в котором начинается вычисление промежуточных переменных р и Ч в соответствии с алгоритмом.К=О; р 1,Ч 1=1; р 2=0; ч 11=р =1,1=1; Р 1=Р 2+ О 2 Ч 1 н 21 Р 1Ч 1 = Ч 1+ ГХгргНа третьи входы первого 2,1 и второго 2.2 блоков предварительного вычисления подается щ с первого регистра 19 блока 4 вычисления диагональных элементов, На первый и второй информационные входы первой и второй групп второго входного блока 7.2 памяти через второй предварительный коммутатор 6 подаются соответственно с третьего, второго и второго, третьего выходов блока 10 памяти констант и запоминаются коды нО", н 1 н и н 1", нО", С первого, второго выходов первой и второй групп второго входного блока 7,2 памяти информация поступает на соответствующие входы первой и второй групп входов второго блока 2.2 предварительного вычисления, в котором начинается вычисление промежуточных переменных в соответствии с алгоритмом,К=О;Ч 1 г=О; р 1 з=О; рг, Чг=1: н 1 г=р 1; К = 1; Р 1 = Р 2+ ГХ 2 Ч 1, ч 22 Р 1; Ч 1 = Ч 1+ Гх 2 рг Р 2 = РЗ+ ГХ 2 Чгг Чг = С 12+ ГХ 2 РЗ Н 22 Ч 2На первый, второй информационные входы первой и второй групп первого входного буферного блока 13.1 памяти через первый коммутатор 11 подаются и запоминаются соответственно пары значений р, р 2 ирг,рз, На первый, второй информационные входы первой и второй групп входов второго входного буферного блока 13,2 памяти через второй коммутатор 12 подаются и запоминаются соответственно пары значений х 1, х 2 и х 2, хЗ, Первый, второй выходы первых ивторых групп выходов первого 13.1 и второго 13.2 входных буферных блоков памяти подаются на соответствующие входы вторых и третьих групп соответственно первого 3.1 и второго 3.2 вычислительных блоков, на первый и второй входы первых групп которых подается а 2 из первого регистра 19 блока 4 вычисления диагональных элементов. В вычислительных блоках 3,1 и 3.2 начинаются вычисления в соответствии с алгоритмом.В вычислительном блоке 3.1:к = О; 1(1 = й;= 1,3; К=1; р 1= р 2+ а 2 ц 1= р 2+а 2 р 1; Ц 1=Ц 1++ Й 2 Р 2 = Р 1 + О 2 )2; 122 = Ц 1; Р 2 = Рз + агаг = Рз + а 2 Р 2: Цг = Цг +И 2 РЗсс = Р 2 + Й 2 Р 3; 32 = Ц 2.В вычислительном блоке 3,2:К=О; Ь 1=х 1;к = 1; Р 1 = Р 2+ й 2 Ц 1 = х 2+ О 2 х 1 Ь 2 = Р 1; Ц 1= = Ц 1+ а 2 Р 2 = Х 1+ а 2 Х 2;Р 2= Рз+ а 2 Цг= хз+а 2 х 2: аг = Ц 2+а 2 РЗ= Х 2+ С 2 ХЗЧерез первый коммутатор 11 с первого входа первой группы устройства на первый информационный вход первого входного буферного блока 13.1 памяти поступает и запоминается х 1, которое с первого выхода блока 13.1 поступает на второй информационный вход первого вычислительного блока 3.1, на первый информационный вход которого подается б 1 из первого выходного регистра 29 блока 4 вычисления диагональных элементов, В блоке 3.1 вычисляетсяу /1 = ч 11 Ь 1 б 1 = хтб 1.Второй такт. В первой половине такта в первом выходном блоке 8 памяти запоминаются р 1 = ч 21 и ц 1, поступающие соответственно на его первый и второй информационные входы, во втором выходном блоке 9 памяти - р 1= ч 22, р 2 и ц 1, ц 2 = н 22, поступающие соответственно на его первый, второй информационные входы первой и второй рупп, в первом выходном буферном блоке 14,1 памяти - р 1, Р 2 и ц 1 = =22, Ц 2 = 132, поступающие соответственно на его первый, второй информационные входы первой и второй групп, во втором выходном буферном блоке 14,2 памяти - р 1 = Ь 2, рги Ц 1, цг, поступающие соответственно на его первый, второй информационные входы первой и второйгрупп.Во второй 25 и третий 26 регистры блока 4 вычисления диагональных элементовзаписываются соответственно 1 - а и1/б 1, поступающие с выходов мультиплексоров 22 и 23. Начинается вычисление б 2 =б 1/(1 - -а) во втором умножителе 27 ивтором блоке 28 деления, Во второй выходной регистр 33 записывается промежуточное значение определителя исходнойматрицы бесФ =1/б 1. С выходов мультик)плексоров 15 и 16 блока 4 вычисления диагональных элементов соответственно р 2и ц 1 подаются на входы делимого и делителя первого блока 17 деления, где вычисляется а 3 = -р 2/ц 1, формируемое навыходе элемента НЕ 18,Значение р 1 = ч 21 поступает с первоговыхода первого выходного блока 8 памятина первый вход второго входного буферногоблока 13.2 памяти и запоминается в нем.Через коммутатор 12 на вторые информаци 25 онные входы первой и второй групп второговходного буферного блока 13.2 памяти подаются и запоминаются в нем код нОы с третьего выхода блока 10 памяти констант ир 1 = ч 22 с первого выхода первой группывторого выходного блока 9 памяти, которые подаются на вторые информационныевходы второй и третьей групп входов второго вычислительного блока 3,2, на второйинформационный вход первой группы,первый и второй информационные входыкоторого подаются соответственно с первого выхода первой группы блока 14,2 через коммутатор 12 значение Ь 2,непосредственно из блока 14.2 - Ь 2 и с4 О первого выхода блока 13.2 - н 21. Начинаются вычисления ч 22 Ь 2 + О и ч 21Ь 2,Значение у 1= ч 11 Ь 1 б 1 с первого выходапервого вычислительного блока 3,1 поступает на первый информационный45 вход первого выходного буферного блока14,1 памяти и запоминается в нем,Во второй половине такта аз записывается в первый регистр 19, бт = б(/ - ах( -в первыи выходной регистр 9, 1/бт - в50 четвертыи регистр 30, бег бг( = 1/б( - впятый регистр 31 блока 4 вычисления диагональных элементов.На первые входы первых и вторых группвсех входных блоков 7 и 13 памяти поступа 55 ет и запоминается информация из соответствующих выходных блоков 8, 9 и 14 памяти,т,е. соответственно значения Ц 1 и р 2, Напервые информационные входы первыхгрупп вычислительных блоков 3 и на третьи