Цифровой интегратор

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИК 191 ( ОПИСАНИЕ ИЗОБРЕТЕ АВТОРСКОМУ СВИДЕТЕЛЬСТВУИ о адиотехничалмыкова ОСУДАРСТВЕННЫЙ КОМИТЕТ СССПО ДЕЛАМ ИЭОБРЕТЕНИЙ ИОТКРЫТ(56 1. Авторское свидетельство СССРР 328482, кл. 6 06 Г 7/64, 1971.2, Авторское свидетельство СССРР 357570, кл. 6 06 Р 7/64, 1971,3. Авторское свидетельство СССРР 732920, кл. 6 06 Р 7/64, 1979;подынтегральной функции, регистрподынтегральной функции, первый эле-,мент задержки, первый элемент ИЛИ,блок умножения, сумматор остатка .интеграла, регистр остатка интеграла,второй элемент задержки, второй эле, мент ИЛИ, блок квантования, первыйи второй блоки коммутации, первыйсчетчик по модулю Й, третий элементзадержки и блок сравнения, причемвыход переноса сумматора подынтегральной функции соединен через первый элемент задержки с входом переноса сумматора подынтегральной функции, выход суммы которого соединенс первым входом блока умножения и е с первым входом первого элементаИЛИ, второй вход которого соединенс первым выходом первого блока коммутации, выход регистра подынтег.ральной функции соединен с входомпервого слагаемого сумматора подын-тегральной функции, выход блока ум- .ножения соединен с входом первогослагаемого сумматора остатка инте.грала, выход переноса которого соединен через второй элемент задержки с входом переноса сумматора остатка интеграла, вход второго слагаемого которого соединен с выходом регистра остатка интеграла, а выход суммысоединен с первым. входом блокаквантования, первый выход которогосоединен с первым входом второгоэлемента ИЛИ, второй вход которогосоединен с вторым выходом первогоблока коммутации, первый, второй,третий и четвертый входы второгоблока коммутации соединены с выходами переноса и суммы сумматора подынтегральной функции и сумматораостатка интеграла соответственно,первый и второй выходы второго блока коммутации соединены с вычитающим и суммирующим входами первогосчетчика по модулю й, первый установочный вход которого соединен свыходом третьего элемента задержки,а выход соединен а первым входомблока сравнения, первый и второйвходы масштабного блока соединены,соответственно с входом приращенияподынтегральной Функции цифровогоинтегратора и входом масштабногосигнала цифрового интегратора, пер-.вый, второй и третий входы первогоблока коммутации соединены соответственно с входом выбора номера цифрового интегратора, с входом начального значония подынтегральной Функции и входом начального значенияЬстатка интеграла цифрового интегратора, второй. вход блока умножения,второй установочный вход первогосчетчика по модулю Й и пятый входвторого блока коммутации соединеныс входом приращения переменной интегрирования цифрового интегратора,.второй вход блока квантования И шесТой вхОд второго блока коммутациисоединены соответственно с входомсигнала выделения остатка цифровогоинтегратора и входом стробирующихсигналов цифрового интегратора, третийвход масштабного блока и входы сбросааналогично первому случаю, когда х было равно +1.Таким образом, в сравнении с известным в предлагаемом цифровом интеграторе для осуществления оперативного аппаратного контроля вместо сумматора по модулю Й и трех блоков свертки (причем два из них еще с дополнительными буферными регистрами для промежуточного хранения кон о трольных характеристик подынтеграль ной функции и остатка интеграла и их разрядность равна 1 одй, где х - наименьшее целое число большееили равное х) введены два счетчикапо модулю й и элементы задержки,число которых равно 1 одй, чтопрактически обеспечивает сокращение затрат. оборудования на аппаратный контроль, более чем на 35, сохраняя его эффективность, т.е. неизменяя величину модуля контроля й,что очень важно для бортовых системуправления, к которым предъявляютсяжесткие требования по затратам оборудования и надежности.1042015 оставитель А. Че ехред А.Вабинец ановКоррект Редактор ф. Келем л О. илиал ППП фПатент, г. Ужгород, ул. Проектная, 4аказ 7129(49 Тираж 706 ВНИИПИ Государственног по делам изобретений 113035, Москва, Ж, Рарегистра подынтегральной функции, регистра остатка интеграла, первого счетчика по модулю Й,третий вход блока квантования соединены, с входом сброса цифрового интегратора, четвертый вход масштабного блока, четвертый вход блока квантования, вход третьего элемента задержки и управляющий вход блока сравнения соединенц с входом конца итерации цифрового интегратора, второй выход блока квантования подключен к выходу приращения интеграла, а выход блока сравнения - к выходу контроля цифрового интегратора, о т л и ч а ющ и й с я тем,.что, с целью сокращения аппаратурных затрат, в него введены второй и третий счетчики по модулю й и группа элементов задерж; ки, причем вычитающий и суммирующий входы второго счетчика по модулю 6 соединены соответственно с третьим и четвертым выходами второго блока коммутации, пятый выход которого подключен к суммирующему входу третьего счетчика по модулю й, входы текущей установки второго и третьего счетчиков по модулю Й соединены с выходом третьего элемента задержки, а входы начальной установки этих счетчиков соединены с входом сброса цифрового интегратора, единичные выходы каждого разряда третьего счетчика по модулю й соединены через элементы задержки группы с информационными входами второго счетчика . по модулю й, выход которого соединен с вторым входом блока сравнения, выход марштабного блока соединен с входом второго слагаемого сумматора подынтегральной функции и седьмым входом второго блока коммутации, выход первого элемента ИЛИ соединен с информационным входом регистра подын;тегральной функции и с восьмым вхо" дом второго блока коьакутации, выход . второго элемента ИЛИ соединен с ин" формационным входом регистра остатка интеграла и девятью входом второго блока коммутации, выход регистра остатка интеграла соединен с десятым входом второго блока коммутации.2. Интегратор по п. 1, о т л и ч а ю щ и й с я тем, что второй блок ком-. мутации содержит элемент ИЛИ-НЕ, двенадцать элементов И, четыре элемента ИЛИ и три элемента НЕ, причем выходы первого, второго, третьего и четвер" того элементов И соединены с первьм,вторым, третьим и четвертым входами первого элеМента ИЛИ соответственно, выход которого соединен с первым выходом блока, выходы пятого и шестого элементов И соединены с первым и вторым входами второго элемента ИЛИ соответственно, выход которого пЬдключен к второму выходу блоха, выхо.- ды седьмого и восьмого элементов И соединены с первым и вторым входами третьего элемента ИЛИ соответственно, выход которого соединен с третьим выходом блока, выход первого элемента НЕ соединен с первым входом четвертого элемента И, первый вход блока подключен через, второй элемент НЕ к первому входу восьмого элемента И, выход девятого элемента И подключен к первому входу седьмого элемента И, второму входу восьмого элемента И и через третий элемент НЕ - к первому входу десятого элемента И, выход которого соединен с четвертым выходом блока, а второй вход - с первым входом блока, второй вход блока подключен к первому входу первого элемента И, третий вход блока соединен с первым входом второго Элемента И, четвертый вход блока соединен с первым входом одиннадцатого элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с пятьи .выходом блока, пятый вход блока соединен.с первыми входами третьего и пятого элементов И, шестой вход .блока соединен с вторым входом четвертого элемента"И и первым входом шестого элемента И, седьмой вход блокасоединен с первым входом двенадцатого элемента И, выход которого соединен с вторым входом четвертого элемента ИЛИ, восьмой вход блока сое- .динен с первым входом девятого элемента И, девятый вход блока соединен с вторыми входами девятого, пятого и шестого .элементов И, входом первого элемента НЕ, первым и вторым входами элемента ИЛИ-НЕ, Выход ко" торого соединен с вторьй входом второго элемента И, второй вход третьего элемента И подключен к девятому входу блока, десйтый вход блока соединенс третьими входами второго, третьего, четвертого, пятого, шестого, восьмого и десятого элементов И .и с вторыми входами первого, седьмого, одиннадцатого и двенадцатого элементов И.Цель изобретения - сокращение аппаратурных затрат.Поставленная цель достигается тем что в цифровой интегратор, содержащий масштабный блок, сумматор подынтегральной функции, регистр подынтегральной функции, первый элемент задержки, первый элемент ИЛИ, блок умножения, сумматор остатка интеграла, регистр остатка интеграла, второй элемент задержки, второй эле" мент ИЛИ, блок квантования, первый и второй блоки коммутации, первый счетчик по модулю й, где й - значение .модуля, по которому производится контроль,. третий элемент задержки и блок сравнения, причем выход переноса сумматора подынтегральной Функции соединен через первый элемент задержки с входом переноса сумматора подынтегральной функции, выход суммы которого соединен с первым входом блока умножения и с первым входом первого элемента ИЛИ, второй вход которого соединен с первым выходом первого блока коммутации, выход регистра подынтегральной функции соединен с выходом первого слагаемого сумматора подынтегральной функции, выход блока умножения соединен с входом первого слагаемого сумматора остатка интеграла, выход Изобретение относится к вычислительной технике и предназначено для использования в цифровых интегрирующих структурах (ЦИС).Известны цифровые интеграторы, со- держащие регистр и сумматор подынтег ральной Функции, .блок умножения, ре- гистр и сумматор остатка интеграла, выходной блок и предназначенные для использования в цифровых интегрирующих.структурах с фиксированной запя той и одноразрядными приращениями Я. и 2 .Основнйм недостатком укаэанных цифровых интеграторов является отсутствие контроля за достоверностью их Функционирования., что очень важ- но при использовании цифровых интег рирукцих структур в системах управления ответственными процессами.Наиболее близким по технической 20 сущности к изобретению является цифровой интегратор, содержащий мас-. штабный .блок, сумматор подынтегральной функции, регистр подынтегральной функции, блок умножения,.сумма-" р 5 тор остатка интеграла, регистр остатка интеграла, блок квантования блок свертки приращения подынтеграЛь-. ной функции, блок свертки подь 1 нтегральной функции, блок свертки остатка интеграла, блок коммутации, сумматор по модулю й, счетчик по модулю Й, блок сравнения, причем выход масштабного блока соединен с входом блока свертки приращения подынтегральной. Функции, выходы которого соединены с входом блока коммутации и входом сумматора подынтегральной функции, второй вход которого соеди-, нен с выходом регистра подынтегральной функции, вход которого соединен 40 с выходом блока свертки подынтеграль- ной функции, второй выход которого соединен с входом блока коммутации, первый выход сумматора подынтеграль-, ной Функции соединен с входом блока 45 коммутацииРс входом блока свертки подынтегральной функции и входом блока умножения, а второй выход - с другим входом блока коммутации, вцход блока умножения соединен с вхо дом сумматора остатка интеграла, второй вход которого соединен с вы" ходом регистра остатка интеграла, вход которого соединен с выходом блока свертки остатка интеграла, второй выход которого соединен с входом блока коммутации, первый"вы-. ход сумматора остатка интеграла сое- динен с входом блока коммутации, с входом блока свертки остатка интег-: рала и с входом блока квантования, 60 второй выход сумматора остатка интеграла соединен с входом блока ком" мутации, выходы которого соединены с входом сумматора по модулю Й и входом счетчика по модулю й, выход 65 сумматора по модулю д соединен с входом блока сравнения, второй вход которого соединен с выходом счетчика по модулю Й, вход масштабного блока является входом приращения подынтегральной функции цифрового интегратора, второй вход блока умножения является входом приращения переменной интегрирования цифрового интегратора и объединен с входом блока коммутации вторым входом сумматора по модулю д, выход блока квантования является выходом цифрового интегратора, а выход блока сравнения является выходом контроля цифрового интегратора 31 .Описанный цифровой интегратор наряду с выполнением операции численного интегрирования обеспечивает оперативный аппаратный контроль за выполнением этой операции, что позволяет использовать его в системах управленйя ответственными процессами и подвижными объектами.Основным недостатком данного цифрового интегратора является то, что организация оперативного аппаратного контроля в нем требует все-.таки сравнительно больших затрат оборудования, в то же время при использовании цифровых интеграторов в системах управления подвижными объектами к ним предъявляются жесткие требования не только по надежности, но и по затратам оборудования.40 переноса которого соединен черезвторой элемент задержки с входомпереноса сумматора остатка интеграла, вход второго слагаемого которого соединен с выходом регистра остатка интеграла, а выход суммы сое 5динен с первым входом блока квантования, первый выход которого соеди,нен с первым входом второго элемента ИЛИ, второй вход которого соеди- .нен с вторым выходом первого блокакоммутации, первый, второй, третийи четвертый входы второго блока коммутации соединены с выходами перено-,са и суммы сумматора подынтегральной Функции исумматора остатка интеграла соответственно, первый ивторой выходы второго блока коммутации соединены с вычитающим и суммирующим входами первого счетчикапо модулю д, первый установочный 20вход которого соединен с выходомтретьего элемента задержки, а выходсоединен с первым входом блока сравнения, первый и второй входы масштабного блока соединены соответственно с входом приращения подынтегральной функции цифрового интегратора и входом масштабного сигналацифрового интегратора,.первый, второй и третий входы первого блока 30коммутации соединены соответственнос входом выбора номера цифрового ин"тегратора, с входом начального значения подынтегральной функции и входом начального значения остатка интеграла цифрового интегратора, второй вход блока умножения, второй установочный вход первого счетчика помодулю Й и пятый вход второго блока коммутации соединены с входомприращения переменной интегрирования цифрового интегратора, второйвход блока квантования и шестойвход второго блока коммутации соединены соответственно с входом сигнала выделения остатка цифрового 45интегратора и входом стробирующихсигналов цифрового интегратора,третий вход масштабного блока и входы сброса регистра подынтегральнойфункции, регистра остатка интеграла,первого счетчика по модулю д, третийвход блока квантования соединены свходом сброса цифрового интегратора,четвертый вход масштабного блока,четвертый вход блока квантования,,вход третьего элемента задержки иуправляющий вход блока сравнениясоединены с входом конца итерациицифрового интегратора, второй выход блока квантования подключен квыходу приращения интеграла, а выход 60блока сравнения - к выходу контроляцифрового интегратора, введены второй и третий счетчики по модулю йи группа элементов задержки, причемвычитающий и суммирующий входы вто рого счетчика по модулю д соединены соответственно с третьим и четвертым (выходами второго блока коммутации, пятый выход которого подключен к суммирующему входу третьего счетчика по модулю д, входы текущей установки второго и третьего счетчиков до модулю Й соединены с выходом третьего элемента задержкИ, а входы на" чальной установки этих счетчиков соединены с входом сброса цифрового интегратора, единичные выходы каждого разряда третьего счетчика помодулю О соединены через элементы за,держки с информационными входами второго счетчика по модулю с выход которого соединен с вторым вхо,гдом блока сравнения, выход масштабного блока соединен с входбм второго слагаемого сумматора подынтегральной функции и седьмым входом второго блока коммутации, выход первого элемента ИЛИ соединен с информационным входом регистра подынтегральной функции и с восьмым входом второго блока коммутации,. выход второго элемента ИЛИ соединен с информационным входом регистра остатка интеграла и девятым входом второго блока коммутации, выход регистра остатка интеграла также соединен с десятым входом второго блока коммутации.Кроме того, второй блок коммутации содержит элемент ИЛИ-НЕ, двенадцать элементов И, четыре элемента ИЛИ и три элемента ЯЕ, причем выходы первого," второго, третьего и четвертого элементов И соединены с первым, вторым, третьим и четвертым входами первого элемента ИЛИ соответственно, выход которого соединен с первым выходом блока, выходы пятого и шестого элементов И соединены с первым и вторым входами второго элемента ИЛИ соответственно, выход которого подключен к второму выходу блока, выходы седьмого и восьмого элементов И соединены с первым и вторым входами третьего элемента ИЛИ соответственно, выход которого соединен с третьим выходом блока, выход первого элемента НЕ соединен с первым входом четвертого элемента И, первый вход блока подключен че-. рез второй элемент НЕ.к первому входу восьмого элемента И, выход девятого элемента И подключен к первому входу седьмого элемента И, второму входу восьмого элемента И и через третий элемент НЕ - к перрому входу десятого элемента И, выход которого соединен с четвертью выходом блока, а второй вход - с первым входом блока; второй вход блока подключен к первому входу первого элемента И, третий вход блока соединен с первым входом второго элемента И четвертыйвход блока соединен с первым входомодиннадцатого элемента И, выход которого соединен с первым входом чет"вертого элемента ИЛИ, выход которого соединен с пятым выходом блока,пятый вход блока соединен с первыми 5входами третьего и пятого элементовИ, шестой вход блока соединен свторым входом четвертого элементаИ и первым входом шестого элементаИ, седьмой вход блока соединен с 10первым вхбдом двенадцатого элементаИ, выход которого соединен с вторьа 4входом четвертого элемента ИЛИ,восьмой вход блока соединен с первЫмвходом девятого элемента И, девятый вход блока соединен с вторымивходами девятого, пятого и шестогоэлементов И, входом первого элемента НЕ, первым и вторым входами элемента ИЛИ-НЕ, выход которого соединен с вторым входом второго элемента И, второй Вход третьего элементаИ подключен к девятому входу блока,десятый вход блока соединен с третьи.ми входами втоРого, тРетьего, чет- . 25вертого, пятого, шестого, восьмогои десятого элементов И и с вторыми "входами первого, седьмого, одиннад-:.цатого и двенадцатого элементов И.На Фиг. 1 представлена функциональная схема предлагаемого цифрового интегратора; на фиг. 2 - тоже, масштабного блока; нафиг. 3 -то же, блока квантования; на фиг.4 то же, блока коммутации.В состав цифрового интегратора(фиг. 1) входят масштабный блок 1,сумматор 2 подынтегральной функции,первый элемент задержки 3, блок 4 .умножения, первый элемент ИЛИ 5,первый блок б коммутации, регистр 7 40подынтегральной функции, сумматор 8остатка интеграла, второй элементзадержки 9, блок 0 квантования,второй элемент ИЛИ 11, регистр 12остатка интеграла, второй блок 13 45коммутации, первый .счетчик 14 по модулю Й, третий элемент задержки 15,. блок 16 сравнения, второй счетчик17 по модула й, третий счетчик 18по модулю Й, группа -элементов за-держки 19, вход 20 ириращения подынтегральной функции цифрового интегратора, вход 21 масштабного сиг;-.нала циФрового интегратора, вход 22Выбора номера цифрового интегратора,вход 23 начального значения подынтегральной функции цифрового интегратора, вход 24 начального значенияостатка интеграла цифрового интегратора, вход 25 приращения переменной интегрирования циФрового ин-60тегратора, вход 26 сигнала выделенияостатка цифрового интегратора, вход27 стробирующих сигналов цифрового,интегратора, вход 28 сброса цифрового интегратора, вход 29 конца 45 итерации цифрового интегратора,выход 30 приращения интеграла цифрового интегратора и выход 31 контроля цифрового интегратора.В состав, масштабного блока 1(фиг. 2) входят первый элементИЛИ 32, элемент И 33 положительных приращений, триггер 34, элементИ 35 отрицательных приращений, второй элемент ИЛИ 36, обозначены соответственно первый, второй, третийи четвертый входы 37-40 и. выход 41масштабного блока 1.В состав первого блока б коммутации. входят два элемента И, первыевходы которыхсоединены с первымвходом, блока 6 коммутации, второйвход одного из этих элементов Исоединен с вторым входом блока 6коммутации, а второй вход другогоэлемента И соединен с третьим входомблока б коммутации, выходы этихдвухэлементов. И являются выходами блокаб коммутации.В состав блока 10 квантования(фиг. 3) входят первый элемент задержки 42, второй элемент задержки43, первый элемент НЕ 44, первыйэлемент И 45, первый триггер 46,первый. элемент ИЛИ 47, второй эле- .мент И 48, второй элемент НЕ 49,третий элемент И 50,второй триггер51, второй элемент ИЛИ 52, четвертыйэлемент И 53, пятый элемент И 54,шестой элемент И 55, седьмой элементИ 56, первый второй, третий и четвертый входы 57-60, первый и второйвыходы 61 и 62 блока 10 квантования,В состав второго блока 13 коммутации (Фиг. 4) входят первый элемент ИЛИ 63, первый 64, второй 65,третий бб и четвертый 67 элементы И,элемент ИЛИ-НЕ 68, первый элементНЕ 69, второй элемент ИЛИ 70, пя=тый 71 и шестой 72 элементы И, третий элемент ИЛИ 73, седьмой 74,восьмой 75 и девятый 76 элементы И,второй 77 и третий 78 элементы НЕ,десятый элемент И 79, четвертыйэлемент ИЛИ 80, одиннадцатый 81 идвенадцатый 82 элементы И, первый,второй, третий, че:вертый, пятый,шестой, седьмой, восьмой, девятыйи десятый входы 83-92 и первый, второй и третий выходы 93-95 второгоблока 13 коммутации,В состав блока 16 сравнения входят два элемента И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого, соединены с выходами этих элементов И, а выход является выходом блока 16 сравнения, первый вход одного из элементов И соединен с первым входом блока 16 сравнения, а первый вход второго элемента И соединен со вторым входом блока 16 сравнения, третий вход которого соединен совторыми входами первого и второго элементов И.Цифровой интегратор работает следующим образом.Перед началом работы подачеЯ сигнала через вход 28 производится установка цифрового интегратора в исходное состояние. При этом этот сигнал устанавливает в нулевое состояние регистр 7 подынтегральной функции, регистр 12 остатка интег рала, первый счетчик 14 по модулю б, второй 17 счетчик по модулю с 1, а также пройдя через третий вход 39 масштабного блока 1 и через элемент ИЛИ 36, устанавливает в нулевое 15 состояние триггер 34, а пройдя через третий вход 59 блока 10 квантования и через элементы ИЛИ 47 и ИЛИ 52, устанавливает в нулевое состояние соответственно триггер 46 и 20 триггер 51, кроме того, этот сигнал устанавливает третий счетчик 18 по модулю с 1 в исходное состояние, равное (Й) .Затем производится ввод началь ных данных. При этом через вход 22 выбора номера цифрового интегратора на вход первого блока 6 коммутации, состоящего из двух элементов И, подается разрешающий сигнал, длитЕльностью одной итерации, который открывает эти элементы И и разрешает подачу через входы 23 и 24 и через первый блок 6 коммутации соответственно начальных значений подынтеграль 5 ной функции и остатка интеграла, кО- торые с первого и второго выходов блока б коммутации поступают соогветственно через элемент ИЛИ 5 в элемент ИЛИ 11 и заносятся в регистр 7 подынтегральной функции и в ре-40 гистр 12 остатка интеграла, Одновременно начальные значения подынтегральной функции и остатка интегралапоступают соответственно с выхода элемента ИЛИ 5 и элемента ИЛИ 11 че рез четвертый вход 86 и седьмой вход 89 второго блока 13 коммутации соответственно на вход элемента И 81 и элемента И 82, на вторые входы которых в каждом такте поступают 50 через вход 27 цифрового интегратора и через вход 92 второго блока 13 коммутации стробирующие сигналы, подключающие последовательно в течение такта через одиннадцатый элемент И 81 и двенадцатый элемент И 82, через элемент ИЛИ 80 и через выход 95 ко входу третьего счетчика 18 по модулю й соответствующие разряды подынтегральной функции и остатка интеграла. Этот счетчик подсчиты вает по модулю Й количество единиц в этих величинах, вычисляя тем самьач суммарную контрольную характеристику лодынтегральной функции и остатка интеграла. 65 После ввода начальных данных начинается процесс вычислений. При этом на входы 20 и 25 цифрового интегратора в каждой итерации подаютсяодноразрядные приращения Ь к у и Ьх подынтегральной функции и переменной интегрирования соответственно. Эти одноразрядные приращения представляются в тернарной системе кодирования, т.е. принимают значения +1, 0 и -1;и передаются по двум каналам в виде постоянных сигналов, соответствующих +1или -1. Приращения подынтегральной функции Ьку с входа 20 цифрового интегратора поступают через вход 37 в масштабный блок 1, где производится их масштабирование, которое выполняется следующю образом.Если приращения Ь у принимают значение +1, то постоянный сигнал, соответствующий этому значению, в каждой итерации поступает через вход 37 на вход элемента И 33, на другой вход которого поступает вкаждой итерации из центрального устройства управления ЦИС через вход 38 в виде импульса масштабный сигнал, соответствующий кванту подынтегральной функции, т.е. младшему разряду подынтегральной Функции. В результате на выходе элемента И 33 появляется импульс, соответствующий единице в и-ом разряде подынтегральнойФункции, т.е, соответствующий единице в младшем разряде данной подынтегральной функции. Таким образом, поступившее положительное одноразрядное приращение подынтегральной Функции, представленное в тернарной системе кодирования, переведено в последовательный код, приведенный к масштабу данной подынтегральной Функции, который с выхода элемента И 33 поступает через элемент ИЛИ 32 на выход 41 масштабного блока 1. В слУчае, если пРиРащение Ь к У отРиЦательно, то постоянный сигнал, соответствующий -1 ф, поступает через вход 37 на вход элемента И 35 и тогда масштабный импульс, соответствующий кванту подынтегральной Функции, поступающий в каждой итерации через вход 38, проходит через этот элемент И 35 и перебрасывает в единич- ное состояние триггер 34, который начнет выдавать со своего единичного выхода через элемент ИЛИ 32 на выход 41 единичный сигнал, соответствующий последовательному дополнительному коду одноразрядного отрицательного приращения, приведенного к масштабу данной подынтегральной функции. По окончанию итерации по последнему ее такту через вход 29 цифрового интегратора в каждой .итерации поступает сигнал конца. итерации, который проходит через вход510 му сигНалу триггеры 46 и 51 устанавливаются в состояния, соответствую" щие соответственно старшему и младшему знаковым разрядам, т.е. триг-.65 гер 46 анализирует знак, а триггер 40 блока 1 и устанавливает триггер 34 в нулевое состояние, завершая тем самымвыработку последовательного модифицированного дополнительного кода одноразрядного отрицательного приращения, приведенного к масштабу данной подынтегральной функции, которая также представляется в цифро" вом интеграторе в последовательном модифицированном дополнительном коде младаими разрядами вперед с двумя знаковыми разрядами и одним служебным, совпадающим по времени с сигналом конца итерации, который поступает, в последнем такте каждой итерации через вход 29 для подготовки блоков цифрового интегратора. к следующей итерации. Приведенное таким образоМ к масштабу данной подынтегральной функции и переведенное из тернарной системы кодирования в последовательный модифицированный дополнительный код приращения д у поступает с выхода 41 масштабного блока 1 на вход сумматора 2, на второй вход которого с выхода регистра 7 поступает значение подынтегральной Функции у( вычисленное в предыдущей итерации (на первой итерации это .начальное значение подынтегральной функции). В цепь переноса комбинационного сумматора включен однотактный элемент 3 задержкислужащий для образования переноса при сложении приращения подынтегральной функции с текущим значением подынтегральной Функции. В результате вы- пОлнения операции суммирования на втором выходе сумматора 2 получается новое, значение подынтегральной функ- ции у(к) К где Е - номер итерации.Новое значение подынтегральной . функции у со второго выхода сумматора 2 поступает на вход блока 4 умножения и через. элемент ИЛИ 5 на вход регистра 7, На второй вход блока 4 умножения поступают со входа 25 цифрового интегратора одноразрядные приращения переменной интегрирования Ьх. Результат умножения значения у), на приращение дх с выхода блока 4 поступает на вход сумматора 8 ос- татка интеграла, на второй вход которого поступает из -регистра 12 эначение остатка интеграла в( 0, вычисленное в предыдущей итерации. В цепь переноса сумматора 8 включен однотактний элемент задержки 9, служащий для образования переноса при сложении результата умножения с текущим значением остатка интеграла. Полученное в сумматоре 8 значение неквантованного приращения интеграла д" в поступает со второго выхода 15 20 15 30 35 4045 50 55 60 на вход блока 10 квантования, в отором происходит выделение -значенияостатка интеграла в , которое спервого выхода ьлока 10 поступаетчерез элемент ИЛИ 11 в регистр 12,и происходит вьщеление квантованного приращения интеграла ьх в, котороесо второго выхода блока 10 подается на выход 30 цифрового интегратора.Причем осуществляется это блоком 10квантования следующим образом. Значение неквантованного приращения интеграла д" в поступает в блок10 через вход 57 на вход. элементазадержки 42 и на вход элемента И 56,на второй вход которого поступаетсо входа 26 цифрового интеграторачерез вход 58 в каждой итерации сигнал выделения остатка интеграла длительностью (и) такта с 1-го по(и)-ий такт (и - число тактов в итерации, а (п), (и) и и-ый такты соответствуют знаковым и служебному разряду числа), который проводит квантование неквантованного приращения интеграла д.в, вьщеляяв соответствии с алгоритмом работы цифрового интегратора с одноразрядными приращениями значение остатка интеграла, которое с выхода элемента И 56 поступает на первый выход 61 блока 10 квантования и, не пропуская знаковые разряды, которые определяют квантованное приращение интеграла и анализируются триггерами 46 и 51. Выполняется это следующим образом,Значение неквантованного приращения интеграла Ь в, поступающее на вход элемента задержки 42, задерживается на этом элементе задержки на такт (эта задержка выполняется для того, чтобы первый (старший) знаковый разряд совпал .по времени с сигналом конца итерации) и поступает на вход элемента И 45 и через элемент НЕ 44 на вход элемента И 48 а, задержавшись еще на один такт на элементе задержки 43 (эта задержка выполняется для того, чтобы и второй (младший) знаковый разряд, следующий на такт раньше первого (старшего) знакового разряда, совпал по времени с сигналом конца итерации с целью. обеспечения воэможности одновременного анализа обеих знаковых разрядов), поступает на вход элемента И 50 и через элемент НЕ 49 на вход элемента И 53. А на вторые входы элементов И 45, 48, 50 и 53 поступает с входа 29 цифрового интегратора через вход 60 блока 10 сигнал конца итерации. В результате по зтоние. При этом счетчик 14 по модулю Й, реализующий правую часть контрольного выражения (б), устанавливается в состояние, зависимое от значения приращения переменной интегрирования дх, и, так как в рассматриваемом 5 случае дх = +1, то счетчик 14 устанавливается в состояние (Й); счетчик 18, который как уже отмечалось выше, вычисляет суммарную контрольную характеристику значений подынтеграль ной функции и остатка интеграла ,(-(к-ц ф о(и-цтакже устанавливается в состояние, равное (Й);. а счетчик 17, реализующий левую часть контрольного выражения (6), устанавли" 15 вается в начальное состояние, равное значению счетчика 18 и представлюящее собой суммарную контрольную харак", теристику подынтегральной функции . и остатка интеграла, вычисленную на 2( предыдущей итерации перед занесением этих величин в соответствующие, регистры 7 и 12 (для первой итерации значение счетчика 18 представля" ет суммарную контрольную характерис тику начальных значений подынтегральной функции и остатка интеграла, которая вычисляется"при вводе этих величин). При этом вычисление суммарной контрольной характеристики подынтегральной Функции и остатка интеграла проводится до поступления. этих величин в регистры для того, чтобы обеспечить контроль хранения и передачи этих величин в регистрах 7 и 12, а группа элементов задержки 19 обеспечивает задержку на пол такта параллельного кода суммарной кон" трольной характеристики, вычисленной счетчиком 18, с цельюзаписи ее в качестве начального значения в счет чик 17, так как счетчик 18 одновре". менно устанавливается.по этому же сигналу, поступающему с выхода эле мента задержки 15, тоже в начальное состбяние, но равное (Й). После 45 установки счетчиков 14, 17 и 18 в начальное состояние, выполняемой сигналом конца итерации, начинается процесс вычислений новых значений подынтегральной Функции, приращения и остатка интеграла в новой итерации Одновременно счетчиками 14, 17 и 18 производится вычисление контрольных и проверочных характеристик в соответствии с контрольным выражением (.6). Причем, так как в рассматрива- емом случае дух = +1 то элементы И 71, 72 и 76 второго блока коммутации 13, на второй вход которых поступает со входа 25 через вход 91 единичный сигнал .в случае, если 6 х=.01, закрыты, кроме того, закрыт элемент И 65, так как на первый его вход с выхода элемента ИЛИ-НЕ 68 единичный сигнал поступает лищь в том случае, когда на входах этого элемента ИЛИ-НЕ отсутствуют единичные сигналы, что имеет место лишьпри дух = О, а элементы И 64, 66 и67 открыты. Так как элемент И 64 открыт при любом значении Ьх, элементИ 66 открывается единичньм сигналом,поступающим на второй вход его совхода 25 через вход 91 блока 13,при Ьх = +1, а элемент И 67 открывается единичным сигналом, поступающим на первый его вход с выходаэлемента НЕ 69, эа счет того, что наего вход единичный сигнал поступаетлишь при Ьх = -1, а при Ь х = +1,или дх = О на вход элемента НЕ 69постуйает нулевой сигнал. В то жевремя на первый вход элемента И 64,на первый вход элемента И 66 и навторой вход элемента И 67 поступаютсоответственно через второй вход 84,пятый вход 87 и шестой вход 88.блока 13 соответственно значение переноса (Ня) с первого выхода сумматора 2 и переноса и суммы (йпер иИс) с первого .и второго выхода сумматора 8. Одновременно на второйвход элемента И 64 и на третьи входыэлементов И 66 и 67 в каждом тактепоступают со входа 27 цифрового интегратора через вход 92 блока 13стробирующие сигналы, подключающиепоследовательно в течение такта через первый элемент И 64, третий элемент И 66, четвертый элемент .И 67,через элемент ИЛИ 63 и через выход93 к вычитающему входу первого счетчика 14 по модулю Й соответствующиеразряды значений переноса И(, сумматора 2 и переноса И,ри суммы Иссумматора 8. В результате этот счет-чик 14 подсчитывает по модулю Й количество единиц в этих величинах,реализуя тем самым правую часть контрольного выражения (6). В то же время, так как в рассматриваемом случае, т.е. при дх =+1, элемент И 76 закрыт (этот элемент И открывается единичным сигналом, поступающим со входа 25 через вход91 блока 13, лишь при д,х -1), то элементы И 74 и 75 тоже закрыты, а на выходе элемента НЕ 78 присутствует единичный сигнал, который открыдает элемент И 79, на второй вход которого поступает через первый вход 83 блока 13 значение приращения подынтегральной функции ьу с выхода масштабного блока 1. В результате по стробирующему сигналу, поступающему в каждом такте на третий вход элемента И 79 со входа 27 через вход 92 блока 13, это значение ду пода" ется в каждом такте через открытый элемент И 79 и выход 94 блока 13 на вычитающий вход счетчика 17 по моду 1 лю Й, который подсчитывает по модулю Й количество единиц в величинедУ