Устройство для сопряжения двух вычислительных машин

(51) 4 3/О Жсг .о ДАРСТВЕННЫЙ КОМИТЕТ СССРЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ НИ ПИСАНИЕ ИЗ НАВ 93817/24-24 .07.86 .06.88. Бюл. 9 И.Горбунов, Н. ов, В.В.Разумо енов81.325(088.8) торское свидет 50, кл. О 06 Г рское свидетел 47, кл. О 06 Р. Димит льство ССС 13/00, 198 ство СССР 13/38, 198(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХВЫЧИСЛИТЕЛЬНЫХ МАШИН(57) Изобретение относится к вычислительной технике и может быть использовано при проектировании многомашинных вычислительных систем. Цельюизобретения является повышение быстродействия. Устройство содержит четыре блока согласования, блок управления, шесть коммутаторов, два регистра слова состояния, четыре регистраадреса вектора прерывания, два регистра данных, два счетчика адреса.2 з,п. ф-лы, 7 ил,14050 б 4 70 Составитель С, Техред М.Дидык каз 3107/54 Тираж 704 ственного ко обретении иодписное итета СССРткрытийнаб., д, 4/ ВПИИПИ Госуд по делам 13035, Москва, л. Проектн иэводственно-полиграфическо приятие, г, Ужго едактор А,Шандо тмал Корректор 0Изобретение относится к вычислительной технике и может быть использовано при проектировании многомашинных вычислительных систем,На фиг.1 приведена схема устроЙства; на фиг.2 - схема блока управления; на фиг,З - схема узла обмена;на фиг.4 - схема регистра слова состояния; на фиг.5 - временная диаграмма режима программного обмена; нафиг.б - временная диаграмма в режиме"ПДП вывод"; на фиг.7 - временнаядиаграмма в режиме "ПДП ввод",Цель изобретения - повышение быстродействия,Устройство содержит блоки 1-4 согласования, коммутаторы 5-10, регистры 11, 12 слова состояния, регистры13,и 14 данных, регистры 15-18 адресов векторов прерывания, блок 19управления, счетчики 20 и 21 адреса,входы и выходы 22-41 блока управления, магистрали 42 и 43 вычислительных машин. 25Блок управления (фиг.2) содержитпо два регистра 44 прерывания, дешифратора 145 сигналов ответа, дешифратора 46 адреса, узла 47 обмена.Каждый узел обмена (фиг.З) содержит элементы И 48 и 49, элемент ИЛИ50, триггер 51 подтверждения выбора,триггер 52 прямого доступа к памяти,регистр 53 прямого доступа, генератор 54 импульсов счетчик 55 сдвиго"Ф фвый регистр 56, триггер 57 данных,триггер 58 адреса, элементы И 59-62.Каждый из регистров слова состояния (фиг.4) содержит триггеры разрешения прерывания 63 и 64, режима прямого доступа вывода 65 и ввода 66,инкрементного 67 и декрементного 68обращения 1 в режиме прямого доступа, запрета режима прямого доступа вывода 69 и ввода 70, готовности 71 и теста 72.Устройство может работать с ЭВМ в трех основных рабочих режимах; программном, прерывания и прямого доступа к памяти и в режиме тестирования,Введение в устройство режима прямого доступа позволит увеличить быстроДействие обмена информацией между двумя ЭВМ. Введение в устройство счетчика адреса в режиме прямого доступа позволит увеличитьбыстродействие55 обмена массивами данных.В устройстве с целью улучшения нагрузочной способности выходы регистров слова состояния 11 и 12, данных 13 и 14 и адреса 15-18 вектора прерывания, счетчиков 20 и 21 адреса объединены через коммутаторы 5-10 с тремя состояниями на вход блоков 2.и 4 согласования,В программном режиме обмена информацией между ЭВМ устройство работает следующим образом.У В исходном состоянии триггер 71 готовности регистров 11 и 12 слова состояния находится в единичном состоянии. Блоки 1-4 согласования находятся в режиме приема информации с магистралей 42 и 43.После включения питания процессор(или микро-ЭВМ) вырабатывает сигналМУСТ, который предназначен для выполнения начальной установки всех устройств, подключенных к магистрали, при каждом включении питания. СигналМУСИ вырабатывается также программнопо команде сброса и при пуске программы с пультового терминала. Сигнал МУСТ принимается в устройстве блоком согласования (1 или 3), а затем через блок 19 управления по цепям 40 или 41, которые содержат одиннадцать сигналов управления, т.е. цепи 40 и 41 многоразрядные, но условно изображены одной линией, поступает на единичный вход триггера 71 готовности и нулевые входы триггеров 63 и 64 разрешения прерывания. После этого триггер 71 готовности устанавливается в единичное исходное состояние, а триггеры 63 и 64 разрешения прерывания устанавливаются в исходное нулевое состояние, На фиг.2 сигнал МУСТ не показан, так как требование приема данного сигнала общее для всех устройств, подключенных к магистрали. Если в начале цикла обмена при считывании и последующем анализе слова состояния с регистра 11 окажется, что состояние триггера 71 - единица, т.е. в регистре 13 данных еще нет слова данных, то ЭВМ-источник ин- формации занесет программным путем слово данных в регистр 13 данных. После записи информации триггер 71 регистра 11 слова состояния переходит в нулевое состояние. Инверсный выход триггера 71 может быть считан со стороны магистрали 43, как одиниз разрядов регистра слова состояния. После этого ЭВМ-приемник информации5 10 15 20 25 30 35 40 45 50 55 считывает информацию в магистраль 43из регистра 13 данных.Инверсный выход триггера 71 явля ется разрядом РКС соседней ЭВМ какналичия информации в регистре 13 данных для магистрали 43 или регистре14 данных для магистрали 42, Такимобразом, в исходном состоянии илипосле включения питания, когда ещенет данных в регистрах 13 и 14 данных, в РКС соседней ЭВМ признак наличия информации в регистрах 13 или14 находится в нулевом состоянии.После записи информации, например,из магистрали 42 в регистр 13 данных,по заднему фронту .сигнала ДЗПРД(запись в регистр данных), которыйформируется на выходе 40 дешифратора46 блока 19 управления и поступаетпо цепи 40 на вход триггера 71 готовности, триггер 71 переходит в нулевое состояние. На фиг.4 цепь 40 условно показана одноразрядная, насамом деле для триггера 71 она двухразрядная (сигнал УСТ и ДЗПРД),Аналогично происходит обмен информации между ЭВМ, если ЭВМ-источник находится на магистрали 43, только в этом случае используется ре."гистр 12 слова состояния и регистр14 данных.В режиме прерывания устройство работает следующим образом,В исходном состоянии триггеры 63и 64 разрешения прерывания находятсяв нулевом состоянии. В программномрежиме в триггеры 63 и 64 разрешенияпрерывания регистра 11 слова состояния записывается единица. Сигналы свыходов триггеров 63 и 64 поступаютна входы регистра 44 прерывания, апосле обмена стандартными сигналамирегистра 44 с магистралью 42 на втором выхсде регистра 44 формируетсясигнал разрешения ввода в магистраль42 адреса вектора прерывания, адрескоторого зависит от состояния регистров 15 и 17 адреса.При наличии единицы в триггере 63или 64 и наличии высокого уровнясигналов на входе 7 или входе 8(фиг.2) на первом выходе регистра 44прерывания формируется сигнал ТПР,поступающий в магистраль 42 по цепи36. Далее регистр работает со стандартными сигналами работы процессорав режиме прерывания, т.е. принимается сигнал разрешения прерывания по цепи 34 и вырабатывается сигнал 38 разрешения ввода в магистраль 42 адреса вектора прерывания, который поступает на коммутаторы 7.Сигналы 26 и 30 поступают на единичные входы регистра 44, объединенные по И, а сигналы 27 и 31 - также на единичные входы и также объединены по И. Это сделано с той целью, чтобы сформировать сигнал требования прерывания при наличии разрешения прерывания на триггере 63 (фиг,4) и наличии высокого уровня триггера 71 регистра 11, готовности РД (13) к приему данных магистрали 42 в одном случае, и формирования сигнала требования при наличии единицы на триггере 64 и инверсном выходе триггера 71 регистра 12, готовности данных в РД 14 для считывания в другом случае. Формирование сигнала разрешения выдачи вектора прерывания на втором выходе 38 регистра 44 происходит при наличии сигнала требования .прерьвания (ТПР) и разрешения прерывания ППР, который поступает на регистр 44 по цепи 34.В соответствии с выработанным адресом вектора прерывания ЭВМ выполняет одну из программ обработки информации. При этом по одному из векторов прерывания в программе обработки этого прерывания происходит запись в регистр 13 данных со стороны магистрали 42, по другому вектору происходит считьвание слова данных из регистра 14 данных Запись информации в регистр 13 по магистрали 42 происходит программно в цикле "Запись", т.е, процессор выставляет адрес регистра 13, программно доступного на запись с ма." гистрали 42, который поступает по це пи 32 через блок 2 согласования в блок 19 управления, и по сигналу синхронизации оомена СС, который поступает по цепи 34 в блок 19 управления, дешифрует свой адрес, далее машина выставляет в магистраль 42 данные, которые через блок 2 согласовайия поступают на информационные входы регистра 13, и сигнал синхронизации записи данных ВЫВ, который через блок 1 согласования по цепи 34 поступает в блок 19 управления, последний вырабатывает сигнал записи дан 405064ных в регистр 13 данных, который поступает на С-вход регистра по цепи 40. По сигналу ВЫВ блок 19 управления вырабатывает сигнал "Ответ" (СО), который по цепи 36 поступает5в магистраль 42. По этому сигналупроцессор заканчивает цикл обмена. Чтение информации из регистра 14 10данных по магистрали 42 происходиттакже программно в цикле чтения, т.е.процессор выставляет адрес регистра14, программно доступного на чтение,с магистрали 42, который поступает 15по цепи 32 через блок 2 согласованияв блок 19 управления, и по сигналусинхронизации обмена СС, который по, ступает также на блок 19 управленияпо цепи 34 через устройство 1 согла: 20, сования, дешифрует свой адрес. Далеепроцессор выставляет сигнал синхронизации чтения данных ВВ который по 9, ступает на блок 19 управления по це, пи 34. Последний вырабатывает сигналчтения регистра 14 данных, которыйпоступает по цепи 40 на управляющиевходы коммутаторов б, и по тай же цепи переключает блок 2 согласованияна выдачу данных в магистраль 42. 30По сигналу ВВ блока управления сигналсогласования поступает в магистраль42. По этому сигналу данные из регистра 14 переписываются в резидент ную память процессора, и цикл обменазаканчивается.В режиме прямого доступа к памятиустройство работает следующим образом,В исходном состоянии триггеры 65 40и бб вывода и ввода прямого доступа(БЫВПД и ВВПД) находятся в нулевомсостоянии. В программном режиме втриггер 65 вывода прямого доступа ре-.гистра 11 слова состояния заноситсяединица. в счетчик 20 адреса записывается адрес ячейки ОЗУ, а в регистр13 данных - слово данных. Сигналы свыходов триггеров 65 или бб режимапрямого доступа, триггеров данных 57 50и адреса 58 поступают на вход схемыИ 48 узла 47 обмена в режиме прямогодоступа. Если триггер 69 запретавывода режима прямого доступа (ЗВЫВ)..регистра 11 слова состояния находится в нулевом состоянии, на выходесхемы ИЛИ 50 формируется требованиепрямого доступа (ТПД). После этогов магистраль 43 выставляется требование прямого доступа и ожидается представление прямого доступа (ППД).Здесь необходимо сформировать два сигнала требования прямого доступа к памяти, для ввода и вывода данных из ОЗУ, На выходе элемента И 48 формируется сигнал требования ПДП для вывода данных, а на элементе И 49 требования для ввода данных в ОЗУ, далее они объединяются по ИЛИ на элементе 50, с выхода которого сигнал поступает на единичный вход триггера 52 ТПД.На элементе И 48 сигнал формируется при наличии на входе его сигнала ВЫВПД, т.е. высокий уровень триггера 65 регистра 11, при отсутствии запрета вывода ЗВЫВ триггера 69 и наличии высокого уровня сигналов на выходах. триггеров 57 и 58, которые стаФ новятся при установке данных в регистр данных 13 и адреса в счетчик 20 по цепи 40 соответственно, т.е, при этом сформировался первый сигнал ТПД, когда есть признак ВЫВПД, нет запрета и присутствует адрес и данные.На элементе И 49 сигнал формируется при наличии на входе его сигнала ВВПД триггера 66, при отсутствии запрета ввода триггера 70, при наличии сигнала на триггер 58, т.е. присутствует адрес обращения к ОЗУ в счетчике 20 и на четвертый вход элемента И 49 сигнал поступает с триггера 71 для того, чтобы запросить режим ПД, в случае если в регистре 14 данных отсутствуют данные, т,е. он готов к приему данных, Любая из машин не может одновременно заказывать и ввод, и вывод данных, поэтому на вход элемента ИЛИ 50 будут поступать сигналы или с элемента 48, или 49, в зависимости от того, какой режим заказывает ЭВИ.После прихода представления прямо" го доступа триггер 52 требования сбрасывается, а триггер 51 подтверждения выбора (ПВ) устанавливается в. единичное состояние, Далее начинает работать счетчик 55 и сдвиговый регистр 56, в результате на выходе регистра 53 прямого доступа формйруются сигналы синхронизации (СС) и вывода (ВЫВ),Выходы сдвигового регистра 56 в исходном состоянии находятся в единичном состоянии, на первый информа 1405064ционный вход регистра подан ноль, наостальные - логическая единица, Кактолько триггер 51 подтверждения выбора встает в единицу и разрешит рабо 5ту счетчика синхронизации и делителячастоты 55 (на вход которого поступает частота с тактового генератора импульсов 54), на выходе последнегопоявится частота, которая поступаетна С-вход регистра 56,По первому низкому перепаду частоты на выходах регистра 56 перепишутся входы, т.е. на первом выходе сдвигового регистра 56 появится низкийуровень, который, в свою очередь, поступает на единичный вход первоготриггера регистра 53, который вырабатывает сигнал синхронизации выдачиадреса, хранящегося в счетчике 20,в магистраль 43.По следующему перепаду частотыноль на первом выходе сдвинется навторой выход, который поступает наединичный вход второго триггера регистра 53, при этом сформируется сигнал синхронизации обмена СС. Следующие перепад сдвинет ноль с второговыхода на третий, который поступаетна единичный вход третьего триггерарегистра 53 и на нулевой вход первого триггера,Таким образом снимают сигнал синхронизации выдачи адреса и вырабатывают сигнал синхронизации выдачи дан 35ных, если происходит режим вывода,Следующий перепад сдвинет нольна четвертый выход, который поступает на единичные входы триггеров ввода и вывода регистра 53, и в зависи-мости от того, какой из режимов задан, сформируется сигнал либо "Ввод",либо "Вывод". С приходом сигнала"Ответ" (СО) сбросится триггер 51подтверждения выбора, а последний всвою очередь, поставит в исходноесостояние регистр 53. Слово данныхпередается из регистра 13 данных вмагистраль 43 и по приходу СО отОЗУ сбрасывается триггер 51 подтверждения выбора. На этом цикл обменамежду ЭВМ заканчивается.Таким образом, передача данныхиз устройства в ЭВИ-приемник осуществляется без вмешательства процессо 55ра и программы, что значительно повышает быстродействие обмена, Функционирование устройства при передачеданных из магистрали 43 в магистраль 42 в режиме прямого доступа аналогично описанному, только в этом случаев обмене участвуют триггер 66, вводпрямого доступа (ВВПД), счетчик 21адреса и регистр 14 данных и формируется сигнал ввода (ВВ),При передаче данных из магистрали43 в магистраль 42 в режиме ППД задается режим "Ввод" триггером 66регистра 11, который как раз и. опре-.деляет направление передачи в регистре 53, а требование ПДП формируетсяуже на элементе И 49. Элемент И 49стробируется выходом 31 от триггера71 для того, чтобы сформировать требование ПДП в случае готовности регистра 14 к приему данных.Кроме этого, в устройство введенытриггеры инкрементного (ИНК) 67 идекрементного (ДЕК) 68 обращения врежиме прямого доступа. Данные триггеры используются при передаче масси"ва информации из одной магистрали вдругую, При этом происходит прибавление или вычитание в счетчиках 20 и21 адреса. Аппаратное увеличение илиуменьшение адреса в счетчике адресапозволяет значительно сократить время при передачах массивов информациииз одной магистрали в другую, такжене требует дополнительного цикла обмена на занесение нового адреса всчетчики 20 и 21 адреса.Если установлен какой-то из признаков инкрементный или декрементный,триггера 67 или 68, то при каждомобращении к памяти в режиме ПДП навыходе элемента 59 или 60 будут формироваться два импульса, которые поступают на счетные входы счетчиков20 или 21, при этом триггер 58 установки адреса не сбрасывается, т.е.следующий адрес обращения к памятисформировался аппаратно. Это позволяет при передаче массива данных незаносить программно новый адрес всчетчики, а работать только с данными, что повышает быстродействие.Введение режима прямого доступас инкрементным и декрементным обраще"нием в устройство для сопряжения двухмагистралей позволяет значительноувеличить быстродействие многопроцесесорных систем.В режиме тестирования устройствоработает следующим образом.Если выставлен признак тестирования триггера 72 регистра 11 и заДан91405064режим Вывод ПДП", начинает работать тузел обмена в обычном режиме "Вывод", коно адрес и данные выдаваемые в маги- ч,21 адреса и регистр 14 данных соот"5светственно по обратной связи через иэлемент 4 согласования по цепи 33, на сигналы синхронизации записи адре- бса в счетчик и данных в регистр дан веных формируются на элементах 61 и 62, ноалее они поступают на дешифратор р46 и по цени 41 на управляющие входы зсчетчика и регистра адреса соответст- ивенка. Далее их можно сосчитать через 15 имагистраль 42 и сравнить с ранее за- носимыми. б Формула изобретения 1.Устройство для сопряжения двух вычислительных машин, содержащее четыре блока согласования, блок управления, четыре коммутатора, два регистра слова состояния, четыре региг. стра адреса вектора прерывания, два регистра данных, причем группы информационных входов-выходов первого и второго блоков согласования образуют группы входов-выходов устройства для подключения к группам управляющих входов-выходов первой и второй вычислительных машин соответственно, группы информационных входов- выходов третьего и четвертого блоков согласования образуют группы входов- выходов устройства для подключения к группам информационных входов-выходов первой и второй вычислительных машин соответственно, при этом группы информационных выходов первого и второго блоков согласования соединены соответственно с первой и второй группами входов логического условия блока управления, первый и второй выходы которого соединены соответственно с управляющими входами первого и второго коммутаторов, первый и второй информационные входы которых соединены соответственно с выходами первого, второго, третьего, четвертого регистра адреса вектора прерывания, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействияв него введены элемент ИЛИ, первый и второй входы которого соединены с выходами третьего и четвертого элементов И, выход триггера данных соединен с третьим входом 10ретьего элемента И, четвертый входторого соединен с четвертым входометвертого элемента И и выходом тригра адреса, два коммутатора и двачетчика адреса, причем первая група выходов блока управления соединеа с управляющими входами третьеголока согласования, третьего и четртого коммутаторов, с первыми уставочными входами первого и второгоегистров слова состояния, с входамиаписи первого регистра данных иервого счетчика адреса, вторая .група выходов блока управления соединеа с управляющими входами четвертого, лока согласования, пятого и шестогокоммутаторов, вторыми установочнымивходами первого и второго регистровслова состояния, с входами записивторого регистра данных и второго ,счетчика адреса, информационные выходы первого, третьего и четвертогокоммутаторов соединены с группой ин формационных входов третьего блокасогласования, группа информационныхвыходов которого соединена с третьими установочными входами первого ивторого регистров слова состояния, 0 с третьей группой входов логическогоусловия блока управления и информационными входами первого регистраданных и первого счетчика адреса,выходы первого регистра данных и первого счетчика соединены с первымии вторыми информационными входамишестого коммутатора соответственно,информационный выход которого, атакже информационные выходы второго 4 и пятого коммутаторов соединены сгруппой информационных входов четвертого блока согласования, группа информационных выходов которого соединена с четвертыми установочными входами первого и второго регистров сло"ва состояния, с четвертой группойвходов логического условия блокауправления и информационными входамивторого регистра данных и второгосчетчика адреса, выходы второго регистра данных и второго счетчика адреса соединены с первым и вторым информационными входами четвертого коммутатора соответственно, счетные входы первого и второго счетчиков адрес".са соединены с третьим и четвертымвыходами блока управления соответственно, пятая и шестая группа входовлогического условия которого соедине 1405064 12ны с группами выходов первого и второго регистров слова состояния соответственно, третья группа выходов блока управления соединена с группой информационных входов первого блока согласования и пятыми установочными входами первого регистра слова состояния, первый и второй выходы которого соединены с первым и вторым входами логического условия блока управления соответственно, третий вход логического условия которого соединен с третьим выходом первого регистра слова состояния, с первым информационным входом третьего коммутатора и первым информационным входом пя-. того коммутатора, четвертая группа выходов блока управления соединена с группой информационных входов второго блока согласования и пятым установочным входом второго регистра слова состояния, первый и второй выходы которого соединены с четвертым и пятым входами логического условия блока управления соответственно, шестой вход логического условия которого соединен с третьим выходом второго регистра слова состояния, с вторым информационным входом пятого комйутатора и с вторым информационным входом третьего коммутатора, третий информационный вход которого соединен с четвертым выходом первого регистра слова состояния и третьим информационным входом пятого коммутатора, четвертый информационный вход которого соединен с четвертым выходом второго регистра состояния и четвертым информационным входом третьего коммутатора.2.устройство по п,1, о т л и ч а ю щ е е с я тем, что блок управления содержит два узла обмена, два регистра прерывания, два дешифратора сигналов ответа, два дешифратора, причем первый, второй, третий, четвертый, пятый, шестой и седьмой информационные входы первого и второго узлов обмена образуют соответственно пятую и шестую группу входов логичес" кого условия блока, первый, второй, третий, четвертый, пятый выходы первого и второго узлов обмена, первые выходы первого и второго регистров прерывания и выходы первого и второго дешифраторов сигналов ответа образуют соответственно третью и четвертую группу выходов блока, восьмой,девятый информационные входы первого и второго узлов обмена, управляющие входы первого и второго дешифраторов сигналов ответа, соединенные 5соответственно с первыми установочными входами первого и второго регистров прерывания, первые и вторые информационные входы первого и второго дешифраторов сигналов ответа, соединенные соответственно с первыми и вторыми информационными входами первогои второго дешифраторов адреса, третьиинформационные входы первого и второ го дешифраторов адреса образуют соот-ветственно первую и вторую группы входов логического условия блока, группы выходов первого и второго дешифраторов адреса, соединенные соответственно с группами информационных входов первого и второго узлов обмена,образуют первую и вторую группы выходов блока, группы информационных входов первого и второго дешифраторов 25 адреса образуют соответственно третьюи четвертую группы входов логическог"го условия блока, вторые и третьиустановочные входы первого и второгорегистров обмена являются соответственно первым, вторым, четвертым,пятым входами логического условияблока, четвертый установочный входпервого регистра прерывания соединенс четвертым установочным входом второго регистра прерывания, с десятыминформационным входом второго узлаобмена и является третьим входом логического условия блока, пятый установочный вход первого регистра прерывания соединен с пятым установочнымвходом второго регистра прерывания.с десятым информационным входом пер-вого узла обмена и является шестымвходом логического условия блока, 45 вторые выходы первого и второго регистров прерывания являются первыми вторым выходами блока соответственно, шестой и седьмой выходы первогои второго узлов обмена образуют третий и четвертый выходы блока .соответственно, при этом в блоке управлениявосьмые выходы первого и второго узлов обмена соединены с четвертымиинформационными входами первого и второго дешифраторов адреса соответст".55венно, выходы которых соединены стретьими информационными входами пер"вого и второго дешифраторов сигналовотвеса соответственно.З.устройство по п.2, о т л и - ч а ю щ е е с я тем, что узел обмена содержит триггер подтверждения выбора, триггер требования прямого доступа к памяти, регистр прямого доступа, , генератор импульсов, счетчик, сдвиго вый регистр, триггер данных, триггер ,адреса, шесть элементов И, элемент , ИЛИ, причем первый вход первого эле,мента И соединен с первым входом вто; рого элемента И и является первым информационным входом узла, первый, второй входы третьего, четвертого элементов И, первые входы пятого и шестого элементов И являются соответственно вторым, четвертым, третьим, пятым, шестым и седьмым информационнымй входами узла, единичный входтриггера подтверждения выбора соединен с нулевым входом триггера требования прямого доступа к памяти и является восьмым информационным входом узла, нулевой вход триггера подтверждения выбора соединен с вторыми вхо,дами пятого и шестого элементов И и является девятым информационным входом узла, третий вход четвертого элемента И является десятым информационным входом узла, выход триггера подтверждения выбора соединен с установочным входом регистра прямого доступа, с разрешающим входом счетчика иявляется первым выходом узла, выходтриггера требования прямого доступа5к памяти является вторым выходом узла,первый выход регистра пятого доступасоединен с вторым входом второго элемента И и является третьим выходомузла, второй выход регистра пятогодоступа является четвертым выходомузла, третий выход регистра прямогодоступа соединен с вторым входомпервого элемента И и является пятымвыходом узла, выходы шестого и пятого15 элементов И являются соответственношестым и седьмым выходами узла, выходы первого и второго элементов И явГляются восьмым выходом узла, синхровходы триггеров данных и адреса обра 2 О зуют группу информационных входовузла, при этом в узле обмена выходгенератора импульсов соединен со счетным входом счетчика, выход которогосоединен с разрешающим входом тригге 25 ра подтверждения выбора и синхровходом сдвигового регистра, выход которого соединен с информационным входомрегистра прямого доступа и с третьимивходами пятого и шестого элементовО И, вход триггера требования прямогодоступа к памяти соединен с выходомэлемента,