Устройство для обмена данными между группой каналов ввода вывода и оперативной памятью

туров,ейчик,ский 88 ьство СССР 3/00, 1984 ое свидел. С 06 с един ен блоков выхо хонен с вторымовий блоков ретьи входы логичорых соединены сормационных выход руппы, синхровход ов группы, узлов нализа, блоков фо ерезаписи группы, риоритета соедине лока управления. ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(54) (57) 1. УСТРОЙСТВО ДЛЯ ОБМЕНАДАННЫМИ МЕЖДУ ГРУППОЙ КАНАЛОВ ВВОДА-ВЫВО 1 А И ОПЕРАТИВНОЙ ПАМЯТЬЮ поавт.св. Р 1190385, о т л и ч а ю -щ е е с я тем, что, с целью увеличения производительности за счет организации блочного обмена данными,в устройство введены группа блоковрегистров, второй элемент ИЛИ,группа узлов маски, блок анализа, группаблоков формирования сигналов перезаписи, блок фиксации приоритета,причем выход коммутатора соединен синформационными входами блоков регистров группы, группа входов разрешения записи которых соединена с первыми входами логических условий блоков формирования сигналов перезаписигруппы и с третьей группой выходовблока управления, четвертая группавЫходов которого соединена с группойвходов разрешения чтения блоков регистров группы, группа синхровходовкоторых и установочные входы узловмаски группы, блоков формированиясигналов перезаписи группы, установочный вход блока фиксации приоритета соединены с группой управляющих выходов блока микропрограммного управления, потенциальный вход первого цикла которого соединен с шестым выходом блока управления, четвертый выход которого соединен свходом логического условия блока анализа, группа входов логических условий которого соединена с первойгруппой информационных выходов узлов маски группы, группа информационных входов которого соединена с первой группой информационных выходовблоков регистров группы, вторая группа информационных выходов которогосоединена с группой входов второгоэлемента ИЛИ, выход которого соединен с третьим информационным входомблока микропрограммного управления,адресный вход и вход переключениярежима которого соединены с адреснымвыходом и выходом переключения режима блока фиксации приоритета соответственно, группа информационныхвходов которого соединена с информационными выходами блоков формирования сигналов перезаписи группы,выходы перезаписи которых с группой входов перезапи регистров группы,. управля блока анализа соеддами логических услмирования сигналов перезаписи группы, еских условий ковторой группой инов узлов маскиблоков регистмаски группы, блока рмирования сигналов блока фиксации ны с синхровходомЗапись текущего адреса во второй регистр 157 выполняется через групповой элемент И 154, который стробируется инверсным выходом триггера 188, и групповой элемент ИЛИ 155. Стробированне второго регистра 157 выполняется сигналом "Запись 2" с входа 161, который поступает на вход элемента ИЛИ 156, Стробирование первого регистра 152 выполняется сигналом "Запись 1" с входа 161 группы 23 блоков регистров.После выполнения укаэанных действий аппаратура устройства для обмена данными между группой каналов ввода-вывода и оперативной памятью подготовлена для организации обмена данными между группой каналов ввода- вывода и оперативной памятью по блочному принципу.Каждый раз в процессе выполнения микрокоманды Память", аппаратурносформированной одним из каналов группы, выполняется модификация адреса и счетчика байтов. При блочном принципе обмена данными эта модификация отличается от описанной модификации адреса и счетчика байтов (фиг.11 и 12), когда по одной команде ввода-вывода передается только один блок данных.На временной диаграмме модификации адреса и счетчика байтов при организации блочного обмена байтами (фиг.13) приняты следующие условные обозначения; а - синхронизация; ц выход триггера 85, который задает время первого цикла микрокоманды "Память"; о - выход элемента НЕ 73, который переключает стробирование группового элемента И-ИЛИ 64;2 - выход триггеров 75 и 76, фиксирующих приоритетность выполнения аппаратурно-сформированной микро- команды Память для конкретного канала ввода-вывода группы; время вьцачи адреса с выхода групповых элементов И 158; е - клапанирование адреса на групповом эле 45 13 14050Организация передачи данных между, группой каналов ввода-вывода и оперативной памятью по блочному принципу выполняется следующим образом. Перед началом работы ручным или каким- либо другим способом в регистрах168 маски группы 25 узлов маски для каждого канала ввода-вывода из группы фиксируется тот объем информации, 10 который должен передаваться по блочному принципу. Например, для передачи блока объемом в 2048 байт возбуждается устанавливается в единицу) двенадцатый разряд регистра 168 мас ки.В процессе выполнения команды ввода-вывода, если по этой команде необходимо передать несколько блоков данных между каналом ввода-вывода 20 9 перативной памяти, по микрокоманде, продешифрированной на дешифраторе 32 блока 1 микропрограммного управления, устанавливается триггер 172 группы 25 узлов маски. Установка вы полняется с восьмого выхода группы выходов 59 по групповому выходу 60. В функции триггера 172 входит разрешение через элемент И 171 передачи результатов сравнения, выполненных на элементах И 169 группы 25 узлов маски, а также постоянного стробирования по входу элемента И 193 через группу 199 входов логических условий группы 27 блоков формирования сигна 35 лов перезаписи.1Далее в процессе выполнения команд ввода-вывода по микрокомандам "Запись 1" и "Запись 2", продешифрированным на дешифраторе 32 из мест ной памяти 33 стандартным путем (через первый вход группового элемента И-ИЛИ 64, второй регистр 35, арифметика-логический узел 36, регистр 37 результата, второй управляющий выход 52, коммутатор 14), в первый 152 и второй 157 регистры заносятся начальные адреса очередного и текущего блоков в группу 23 блоков регистров по информационному ЦО входу 160, стробирование этих регистров выполняется по группе 161 синхровходов . Причем сначала выполняется микрокоманда "Запись 2", а затемЗапись 1, Указанная последователь ность выполнения микрокоманд "Запись 1" и "Запись 2" подготавливает к работе группу 27 блоков формирования, в которую с дешифратора 32 63 14по группе 196 установочных входовпоступают сначала сигнал "Запись 2"на вход элемента ИЛИ 195, сигнал свыхода которого устанавливает в единичное состояние триггер 189, затемсигнал "Запись 1", который устанавливает в единичное состояние триггер 187.15 14 менте И-ИЛИ 64, поступающего на четвертый вход группового элемента И-ИЛИ 64 с выхода группового элемента ИЛИ 24 через третий информационный вход 44 блока 1 микропрограммного управления; К - выход 113 группы триггеров, фиксирующих второй цикл выполнения микрокоманды "Память" для конкретного канала ввода-вывода группы;- занесение и модификация адреса в арифметико-логическом узле 36; О - запись и хранение модифицированного адреса в регистре 37 результата; к - запись адреса из регистра 37 результата во второй регистр . 157 и его хранение; Л - клапанирование счетчика байтов на груп-. повом элементе И-ИЛИ 64, поступающего из местной памяти 33 на шестой вход группового элемента И-ИЛИ 64; М - занесение и модификация счетчика байтов в арифметико-логическом узле 36; н - запись и хранение модифицированного счетчика байтов в регистре 37 результата; о - запись счетчика байтов из регистра 37 результата в местную память 33.Модификация адреса (модификация счетчика байтов не отличается от описанного) выполняется следующим образом. В первом цикле выполнения микрокоманды Память" сигналом с управляющего потенциального входа 62 первого цикла, который поступает с выхо да триггера 85, запрещается прием информации из местной памяти 33 и разрешается прием по третьему информационному входу 44 .в арифметико-логический узел 36. Таким образом, в первом цикле микрокоманда Память" с группового выхода 167 группы 23 блоков регистров с выхода группового элемента И 158 одного из каналов, ко. торый определяется наличием строба на втором входе группового элемента И 158, который поступает с группового входа 165 разрешения чтения, на котором появляется сигнал с триггеров 75 и 76 того канала ввода в вывода, который на данный момент времени является самым приоритетным, т.е., по которому выполняется микрокомннда "Память", адрес с второго регистра 157 поступает на вход арифметико-логического узла и там модифицируется. Во втором цикле по сигналу с входа 162 соответствующего канала, который стробируется синхроимпульсом на эле 05063 16менте И 159, с выхода которого сигнал через элемент ИЛИ 156 поступаетна вход разрешения записи второгорегистра 157, модифицированный адрес с выхода коммутатора 14 поступает на информационный вход 160,групповой элемент И 154, групповойэлемент ИЛИ 155, заносится во второй О регистр 157.На временной диаграмме анализаконца передачи обменного массива,выработки приоритетного запроса навыполнение микропрограммы замены старого очередного адреса на новый ивыполнение этой микропрограммы, содержащей, например, две микрокоманды"Запись 1" и "Сброс" (фгг. 14) приняты следующие условные обозначения:О - синхронизация; Е - выход триггера 172, который фиксирует, что канал организует передачу данных поблочному принципу; Ь - выход триггера 178, который каждый раз устанав ливается после очередной модификации; 7, - выход элемента ИСКЛЮЧАЮЩЕЕИЛИ 179, который возбуждается, еслипри очередной модификации адреса со- .3ответствующий разряд адреса изменилсвое со стоя ние;- выход триг ге ра180, который фиксирует изменениеразряда адреса; е - выход триггера182, который может быть установлентолько при наличии второго цикла выполнения микрокоманды Память", аппаратурно-сформированнои из каналовМгруппы; Яс - инверсный выход триггера 189, который создает условия. дляперезаписи очередного адреса на меаосто текущего и для формирования сигнала запроса на выполнение микропрограммы замены старого очередногоадреса на новый;- прямой выходтриггера 188, с помощью котороговыполняется перезапись и формировачние сигнала запроса; О - инверсныивыход триггера 187; к - третий управляющий выход приоритетного шифратора203 и адресный выход элемента ИЛИ209;- инверсный выход триггера207, фиксирующий прием сигналов запроса на приоритетный шифратор 203;/и - выполнение В+1) -й микрокоманды после второго цикла микрокоманды"Память"; н - выход элемента НЕ 72,запрещающий прием адреса микрокоманды из регистра 69 в регистр 30 иразрешающий прием адреса микрокоманды из регистра 68 в регистр 30; о.,50 17 14050 инверсный выход триггера 66, разрешающий прием аппаратурно-сформированного адреса микрокоманды в регистр 68", п - инверсный выход триггера 67, разрешающий прием адреса микрокоманды в регистр 69; р - занесение в регистр 68 аппаратурносформированного адреса микрокоманды, в данном случае "Запись 1" с - заЭ1 О несение в регистр 69 стандартным путем адреса %+2)-й микрокоманды и ее хранение; т - занесение адреса микрокоманды "Запись 1" из регистра 68 в регистр 30;- выполнение микрокоманды "Запись 1"; ср - занесение в регистр 68 стандартным путем адреса микрокоманды, "Сброс"; м - занесение адреса микрокоманды "Сброс" изрегистра 68 в регистр 30; Ц - вы - полнение мирокоманды "Сброс"; Ч занесение адреса %+2)-го адреса микрокоманды из регистра 69 в регистр 30; ш - выполнение Ь+2) -й микрокоманды. 25Анализ конца передачи обменного массива, выработки приоритетного запроса на выполнение микропрограммы замены старого очередного адреса на новый и выполнение этой микропрограм мы, содержащей, например, две микро- команды "Запись 1" и "Сброс", выполняется следующим образом. Каждый раз в процессе модификации адреса, который выполняется во втором цикле микрокоманды "Память", в блоке 26 анализа на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 179 анализируются изменение состоя - ния соответствующего разряда адреса после его модификации. Изменение со 40 стояния разряда не произошло - никаких действий не выполняется, Изменение состояния разряда произошло - выполняются следующие действия.1Во втором цикле микрокоманды "Память" после модификации адреса на триггере 182 фиксируется изменение состояния соответствующего разряда модифицированного адреса, что говорит о том, что весь массив данного текущего блока передан и необходимо, во-первых, очередной адрес из первого регистра 152 переписать во второй регистр 157, чтобы без задержек продолжить обмен данными между каналом ввода-вывода и оператив - ной памятью по очередному блоку обменного массива, который становится текущим блоком обменного массива и,63 18во - вторых, в первый регистр 152 микропрограммным путем записать новыйочередной адрес.Перезапись информации из первого регистра 152 во второй регистр157 выполняется путем установки тригогера 188, сигнал с прямого выходакоторого через группу 201 выходовгруппы 27 блоков формирования сигналов перезаписи, стробируя по второму входу групповой элемент И 153,разрешает прохождение адреса с выхода первого регистра 152 черезгрупповой элемент И 153 и групповойэлемент ИЛИ 155 на вход второго регистра 157 и, возбуждая по второмувходу элемент ИЛИ 156, сигналом с выхода последнего разрешает запись информации во второй регистр 157.Установка триггера 188 осуществляется через элемент И 194, на первый вход которого поступает сигналс прямого выхода триггера 187, который был установлен в единичное состояние, а на второй вход которогопоступает сигнал с инверсного выходатриггера 189.В процессе перезаписи информации из первого регистра 152 во второй регистр 157, которая выполняется втечение цикла выполнения %+1)-й мик. рокоманды путем сброса триггера 187, который выполняется сигналом с прямого выхода триггера 188, поступающего на первый вход элемента И 191, формируется сигнал запроса на выполнение микропрограммы замены старого очередного адреса на новый, который появляется с выхода элемента И 190 под воздействием сигналов, поступающих на его первый вход с инверсного выхода триггера 187 и на второй вход с группового входа 199 группы 27 блоков формирования сигналов перезаписи, Сигнал запроса с выхода элемента И 190 поступает на групповой управляющий выход 202 группы 27 блоков формирования сигналов перезаписи и далее в блок 28 фиксации приоритета,В блоке 28 фиксации по групповому управляющему входу 210 поступают сигналы запроса на выполнение микропрограммы замены старого очередного адреса на новый от всех каналов ввода-вывода иэ группы каналов. Например, для четырех каналов ввода-вывода в группе сигналы запросов поступают с первого по четвертый входы при19 1405063 20лом с инверсного выхода триггера 67,с выхода элемента И 70 записываетсяи запоминается в регистре 69.т- Управляющий сигнал переключенияпоступает на установочные входы Первого 66 и второго 67 триггеров, навход элемента НЕ 72 и на вход группового элемента И в И 65. Сигнал с1 О выхода элемента НЕ 72 поступает навход группового элемента И-ИЛИ 65.Таким образом, в конце выполнения (1+1)-й микрокоманды в первыйрегистр 30 заносится адрес микроко 15 манды из регистра 68, т.е, адрес аппаратно сформированной микрокоманды"Запись 1" для соответствующего канала, которая в следующ м цикле будет выбрана из памяти 29 микрокоманд и начнет выполняться. В циклевыполнения микрокоманды "Запись 1"с шестого выхода дешифратора 32 адресмикрокоманды "Сброс" через третийвход группового элемента И-ИЛИ 63,о 25. который по пятому входу стробируетсясигналом с прямого выхода триггера 66(триггеры бб и 67 устанавливаются вединичное состояние в начале циклао выполнения микрокоманды "Запись 1"),ЗО записывается и сохраняется в регистре 68. В регистре 69 адрес микрокоманды %+2) продолжает сохраняться.5 Таким образом, после выполнения микрокоманды "Запись 1" выполняется мик рокоманда "Сброс". При выполнении- микрокоманды "Запись 1" стандартнымобразом в первый регистр 152 заносится новый очередной адрес. Кроме того, сигналом с группы 196 входов сиг40 налом продешифрированной на дешифраторе 32 микрокомандой "Запись" устанавливается в единичное состояниетриггер 187,вследствие чего снимается сигнал запроса на выполнение микропрограммы замены старого очередно 45го адреса новым,оритетного шифратора (от первого по четвертый каналы соответственно). Приоритетный шифратор 203 из всех запросов выделяет наиболее приорите ный путем установки на первом и вто ром выходах номера приоритетного ка нала и выдачи с третьего выхода управляющего сигнала, который говорит о том, что по крайней мере один запрос на выполнение микропрограммы замены старого очередного адреса на новый на входе приоритетного шифратора 203 присутствует. Номер канала с первого и второго выходов приоритетного шифратора 203 поступает на первый и второй входы дешифратора204 соответственно. Таким образом, если возбужден третий выход дешифра тора 204 - запрос от первого канала; если возбужден четвертый выход дешифратора 204 - запрос от четвертого канала. Каждый выход дешифратора 204 разведен по входам группового элемента 208 таким образом, чт бы на выходах этих групповых элемен тов И 208 формировался начальный адрес микропрограммы замены старого очередного адреса на новый для с ответствующего канала из группы каналов . Эти адреса от всех каналов собираются на групповом элементе ИЛИ 209. Триггер 207 и элемент И 20 предназначены для Фиксации сигналов запросов, поступивших на вход приоритетного шифратора 203 в определен ный момент времени (фиг.14).Начальный адрес микропрограммы и управляющий сигнал с адресного выхо да 213 и управляющего выхода 214 переключения блока 28 фиксации приоритета поступают в блок 1 микропро граммного управления на третий информационный вход 44 и управляющий вход 58 переключения режима соответ ственно. Начальный адрес микропрограммы (в рассматриваемом случае ад - рес микрокоманды "Запись 1" для со - ответствующего канала) поступает на первый вход группового элемента И-ИЛИ 63, который по второму входу стробируется инверсным выходом триггера 66. С выхода группового элемента И-ИЛИ 63 этот адрес заносится и запоминается в регистре 68. В это же время55 адрес (1 с+2) - й микрокоманды, поступающей с выхода лешифратора 32 на вход группового элемента И 70, который по второму входу стробпруется сигнаПри выполнении микрокоманды "Сброс" сбрасывается триггер 66 сигналом с выхода элемента И 71, на второй вход которого поступает сигнал с выхода дешифратора 32, который является результатом дешифрации микрокоманды "Сброс", и через вход 212 блока 28 Фиксации приоритета сбрасывается триггер 207, тем самым осуществляется фиксация на приоритетном шифраторе 203 новых запросов, поступающих на его входы. Если запросы есть, 21 1405063 22то все повторяется сначала, Если за- Реключает прием адреса очередной просов нет, снимается сигнал с тре-микрокоманды с регистра 68 на регистр тьего выхода приоритетного шифрато. Таким образом,в регистр 30 в конра 203. Отсутствие сигнала на уп 5це выполнения микрокоманды "Сброс" равляющем входе 58 переключения бло- заносится ранее запомненный в регика микропрограммного управления пе- стре 69,адрес (и+2)-й микрокоманды.2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок микропрограммного управления содержит память микрокоманд, дешифратор, регистр микрокоманд, местную память, арифметикологический узел, регистр результата, регистр адреса, четыре регистра,два триггера, две группы элементов И-ИЛИ, три элемента И-ИЛИ, три элемента И, элемент .И-НЕ, два элемента НЕ, причем выход первого регистра соединен с первым информационным входом арифметико-логического узла и является первым управляющим выходом блока микропрограммного управления, вь 1 ход регистра результата, первый, второй, третий выходы дешифратора являются .вторым, третьим, четвертым, пятым управляющими выходами блока микропрограммного управления соответственно, группа выходов дешифратора образует гРуппу управляющих выходов блока микропрограммного управления, выход первого элемента И, первый выход второго регистра являются стробирующим выходом и выходом второго блока микропрограммного управления, второй выход второго регистра соединен с вторым информационным входом арифметикологического узла и является адресным выходом блока микропрограммного управления, первый вход первого элемента И-ИЛИ является адресным входом блока микропрограммного управления, информационный вход первого триггера соединен с информационным входом второго триггера, с первым входом второго элемента И-ИЛИ, с входом первого элемента НЕ и является входом переключения режима блока микропрограм - много управления, первый вход второго элемента соединен с вторым и третьим входами первого элемента И-ИЛИ, с синхровходом регистра результата и является синхровходом блока микропрограммного управления, первый вход элементов И-ИЛИ первой группы является входом режима блока микропрограммного управления, вход элемента И-НЕ соединен с вторым входом элементов И-ИЛИ первой группы, с первым входом элементов И-ИЛИ второй группы и является входом разрешения блока микропрограммного управления, информационный вход местной памяти, второй вход элементов И-ИЛИ второй группы, третий вход третьего элемента И-ИЛИ являются первым, вторым, третьим информационными входамиблока микропрограммного управлениясоответственно, вход второго элемента НЕ соединен с четвертым входомтретьего элемента И-ИЛИ и являетсяпотенциальным входом первого цикла блока микропрограммного управления, синхровход первого регистра является стробирующим входом блока микропрограммного управления, при этом в блоке микропрограммного управления информационный вход регистра результатасоединен с информационным выходом арифметико-логического узла, запускающийвход которого соединен с четвертым выходом дешифратора, старший разряд группы выходов которого соединен с вторым входом третьего элемента И, выход которого соединен снулевым входом первого триггера, единичный и нулевой выходы которого соединены с четвертым н пятым входами первого элемента И-ИЛИ соответственно, выход которого соединен с информационным входом третьего регистра,выход которого соединен с вторым входом второго элемента И-ИЛИ, выход которого соединен с информационным входом регистра адреса, выход которогосоединен с адресным входом памяти микрокоманд, информационный выходкоторой соединен с третьим входом элементов И-ИЛИ первой группы, выходы которых соединены с группой информационных входов регистра микрокоманд, выход которого соединен с информационным входом дешифратора, пятый выход которого соединен с шестым входом первого элемента И-ИЛИ и с вторым входом элемента И, выходкоторого соединен с информационнымвходом четвертого регистра, выход которого соединен с третьим входомвторого элемента И-ИЛИ, четвертыйвход которого соединен с выходомпервого элемента НЕ, второй вход первого элемента И соединен с шестымвыходом дешифратора, седьмой выходкоторого соединен с адресным входомместной памяти, первый и второй информационные выходы которой соединеныс пятым входом третьего элемента И-ИЛИ и третьим входом элементов И-ИЛИ второй группы соответственно, выходы которых соединены с информационными входами второго и первого регистров соответственно, четвертый вход элементов И-ИЛИ второй группы соеди 140506314050 б 3 Н Составитель С.Пестлиянедактор Н.Тупица Техред М.Моргентал ектор О.Кравцова аз 3634 изводственно-полиграфическое предприятие, г, Уж ул. Проектная,л Р Т ра 704 Подписное ВИИИПИ Государственного комитета СССР по делам изобретений и открытий 3035, Москва, Ж, Раушская наб., д, 4/51405063 выход пятого элемента И является информационным выходом блока, нулевой нен с четвертым входом элементов И-ИЛИ первой группы и выходом элемента И-НЕ, шестой вход третьего элемента И-ИЛИ соединен с выходом второго элемента НЕ, нулевой выход второго триггера соединен с третьим входом второго элемента И.3. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок анали. за содержит три триггера, элемент ИЛИ, элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ,причем группа входов элемента ИЛИ образует группу входов логических условий блока анализа, первый вход элемента И является входом логического условия блока анализа, выход первого триггера является управляющим выходом блока анализа, синхровход второго триггера соединен с синхровходом третьего триггера, с вторым входом элемента И, с нулевым входом первого триггера и является синхровходом блока анализа, при этом в блоке анализа единичный вход первого триггера соединен с выходом элемента И, третий вход которого соединен с выходом третьего триггера, информационный вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом второго триггера, информационный вход которого соединен с выходом элемента ИЛИ и с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. 4, Устройство по п.1,о т л и ч а - ю щ е е с я тем, что каждый блок формирования сигналов перезаписи группы содержит три триггера, пять элементов И, элемент ИЛИ, причем единичный вход первого триггера и первый вход элемента ИЛИ образуют установочный вход блока, синхровход второго триггера соединен с первыми входами первого, второго, третьего элементов И, является синхровходом блока, первый вход четвертого элемента И является вторым входом логического условия блока, второй вход четвертого элемента И объединен с первым входом пятого элемента И и является третьим входом логических условий блока, третий вход четвертого элемента И является первым входом логических условий блока, единичный и нулевой выходы второго триггера являются выходами перезаписи блока,выход первого триггера соединен с вторым входом пятого элемента И, выход четвертого элемента И соединен с нуле вым входом тре тье го триггера, единичный вход которого соединен с выходом элемента ИЛИ,второй вход которого соединен с вторым входом второго элемента И и с выходом второго триггера, информационный вход которого соединен с выходом первого элемента И, второй вход которого соединен с единичным выходом первого триггера, нулевой вход которого соединен с выходом второго элемента И, второй вход которого соединен с единичным выходом первого триггера, нулевой вход которого соединен с выходом второго элемента И, нулевой выход третьего триггера соединен с третьим входом первого элемента И.5. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок фиксации приоритета содержит приоритетный шифратор, дешифратор, триггер, два элемента И, элемент ИЛИ, группу элементов И, причем группа информационных входов приоритетного шифратора образует группу информационных входов блока фиксации приоритета, синхровход триггера соединен с первыми входами первого и второго элементов И и является синхровходом блока фиксации приоритета, второй вход второго элемента И является установочным входом блока фиксации приоритета, выход элемента ИЛИ является адресным выходом блока фиксации приоритета, информационный выход приоритетного шифратора соединен с информционным входом триггера и является выходом переключения режима блока фиксации приоритета, при этом в блоке фиксации приоритета группа входов элемента ИЛИ соединена с выходами элементов И группы, входы которых соединены с группой выходов дешифратора, группа информационных входов соединена с группой информационных выходов приоритетного шифратора, управляющий вход которого соединен с выходом первого элемента И, второй вход которого соединен с нулевым выходом триггера, нулевой вход которого соединен с выходом второго элемента И.Изобретение относится к вычисли. тельной технике, может быть исполь-зовано при. разработке систем вводавывода и является усовершенствованием устройства по авт.св. У 1190385.5Цель изобретения - повышение производительности за счет организацииблочного обмена данными.На фиг. 1 изображена структурная 10схема устройства для передачи данныхмежду группой каналов ввода-выводаи оперативной памятью; на фиг.2 -функциональная схема блока.микропрограммного управления; на фиг.3 - функциональная схема блока управления;на фиг.4 - Функциональная схема блокасогласования; на фиг.5 - Функциональная схема группы .блоков регистров;на фиг.б - функциональная схема группы узлов маски; на фиг.7 - функциональная схема блока анализа;на фиг8 -функциональная схема группы блоковформирования; на Фиг.9 - функциональная схема блока фиксации;на фиг.10 - 25временная диаграмма выполнения микрокоманды "Память" при обращении кней процессора; на Фиг.11 - временная диаграмма выполнения микрокоманды "Память" считывания из оперативной памяти в каналы; на фиг.12 -временная диаграмма выполнения микрокоманды "Память" записи в оперативную память из каналов;на фиг. 13временная диаграмма модиФикации адреса и счетчика байтов при организа -ции блочного обмена данными;на Фнг.14 временная диаграмма анализа концапередачи обменного массива, выработкиприоритетного сигнала запроса на выполнение микропрограммы замены старого очередного адреса на новый и выполнение этой микропрограммы, содер,жащей, к примеру, две микрокоманды - "Запись 1" и "Сброс",45Устройство для обмена данными между группой каналов ввода-вывода иоперативной памятью содержит блок 1микропрограммного управления, входной регистр 2, оперативную память 3,выходной регистр 4, первую группуэлементов И в И 5, первый элементИ б, первый триггер 7, первый элементИ-НЕ 8, третий триггер 9, второй элемент И-НЕ 10, второй триггер 11,элемент ИЛИ 12, второй элемент И 13,55коммутатор 14, первую 15 и вторую 16группы регистров, блок 17 управления,блок 18 приоритета запросов, группу блоков 19 согласования, вторую группу элементов И-ИЛИ 20, синхровход 21 устройства, группу информационных входов-выходов 22 устройства, группу 23 блоков регистров, элемент ИЛИ 24, группу 25 узлов маски, блок 26 анализа, группу 27 блоков Формирования сигналов перезаписи, блоки 28 фиксации приоритета.Блок 1 микропрограммного управления содержит память 29 микрокоманд, регистр 30 адреса, регистр 31 микро- команд, дешифратор 32, местную память 33 первый 34 и второй 35 регистры, арифметико-логический узел 36, регистры 37 результата, первую 38 и вторую 39 группы элементов И-ИЛИ, первый элемент И 40, элемент И-НЕ 41, первый 42, второй 43 и третий 44 информационные входы блока, вход 45 режима блока, стробирующий вход 46 блока, вход 47 разрешения блока, синхровход 48 блока, стробирующий выход 49 блока, адресный выход 50 блока, первый 51 и второй 52 управляющие выходы блока, третий 53, четвертый 54 и пятый 55 управляющие выходы блока, выход 56 выборки блока, адресный вход 57 блока, вход 58 переключения режима блока, группу управляющих выходов 59 - 61, потенциальный вход 62 первого цикла, элементы И в И 63-65, первый бб и второй 67 триггеры, третий 68 и четвертый 69 регистры, второй 70 и третий 71 элементы И,первый 72 и второй 73 элементы НЕ.Блок 17 управления (фиг,3) содержит триггер 74 передачи данных, группу триггеров 75 и 76 передачи данных группы каналов, первую группу элементов И 77 и 78, второй 79 и первый 80 элементы ИЛИ, первый 81 и второй 82 элементы И,элемент НЕ 83,триггер 84 запроса передачи данных,триггер 85 первого цикла передачи, триггер 86 промежуточного цикла передачи, триггер 87 второго цикла передачи, группу триггеров 88 и 89 второго цикла передачи группы каналов, вторую группу элементов 90 и 91, группу эле" ментов И-ИЛИ-НЕ 92 и 93, первый 94 и второй 95 элементы И, первую группу 96 и 97 элементов И-ИЛИ, вторую группу 98 и 99 элементов И-ИЛИ, с первой но четвертую группы входов 100-103 блока соответственно, первый 104 и второй 105 входы блока, с первого по пятый выходы 106-110 блоказ 140 соответственно, с первой по третью группы выходов 111-113 соответственно, четвертую группу выходов 114, шестой выход 115.Блок 19 согласования (фиг.4) содержит регистр 116 данных, буферную память 117 данных, триггер 118 обращения интерфейса, триггер 119 выбора буфера интерфейса, счетчик 120 адреса байтов, триггер 121 выбора буфера процессора, триггер 122 номера слова, счетчик 123 двойных слов, первый 124 и второй 125 узлы синхронизации, коммутатор 126, узел 127 обмена по интерфейсу, триггер 128 занятости регистра данных, триггер 129 занятости группы регистров, регистр 130 кода операции, дешифратор 131, первую 132 и вторую 133 группы элементов И-ИЛИ с первого по шестой элементы И-ИЛИ 134-139 соответственнб, элемент И-ИЛИ-НЕ 140,первый 141 и второй 142 информационные входы блока, информационный вход-выход 143 блока, вход 144 разрешения блока, синхровход 145 блока, информационный выход 146 блока, первый 147 и второй 148 синхровходы блока, выход 149 запроса блока, выход 150 записи блока, выход 151 чтения блока.Группа 23 блоков регистров (фиг.5) содержит первые регистры 152, первые групповые элементы И 153,вторые групповые элементы И 154,групповые элементы ИЛИ 155,элементы ИЛИ 156,вторые регистры 157, третьи групповые элементы И 158, элементы И 159, информационный вход 160, группу 161 синхровходов, вход 162 разрешения записи, синхровход 163, группу 164 входов перезаписи, группу 165 входов разрешения чтения, группу первых 166 и вторых 167 информационных выходов.Группа 25 узлов маски (фиг.6) содержит регистры 168 маски, групповые элементы И 169, групповые элем ен ты ИЛИ 1 7 О, эле мен ты И 1 7 1, триггеры 172, информационные входы 173, установочные входы 174, первые информационные выходы 175, вторые информационные выходы 176.Блок 26 анализа (фиг.7) содержит элемент ИЛИ 177, триггер 178, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 179, триггер 18 Я, элемент И 181, триггер 182, группу 183 входов логических условий, синхровход 184, вход 185 логи 5063управляющий выческо го условия,ход 186.Группа 27 блоков формирования сиг5налов перез аписи (Фиг. 8) содержиттриггеры 187-189,элементы И 190-194,элементы ИЛИ 195, группу 196 установочных входов, синхровход 197, вход198 логического условия, вторую груп 10 пу 199 входов логических условий,первую группу 200 входов логическихусловий, группу 201 выходов перезаписи, группу 202 информационных выходов.15 Блок 28 фиксации приоритета(фиг.9) содержит приоритетный шифратор 203, дешифратор 204, элементыИ 205 и 206, триггер 207, группуэлементов 208, элемент ИЛИ 209,20 группу 210 информационных входов,синхровход 211, установочный вход212, адресный выход 213, управляющийвыход 214 переключения.Устройство работает следующим образом.Имеется блок 19 согласования,буферная память 117 данных, котораяимеет две зоны заполнения данными,Емкость каждой из зон соответствует30 разрядности оперативной памяти. Врассматриваемом случае она равнадвойному слову (восемь байт). Ширина разрядности буферной памяти соответствует разрядности информационного тракта процессора, через трактыкоторого каналы обмениваются данными с оперативной памятью. Разряд -ность информационного тракта процес-.сора в рассматриваемом случае равна40 одному слову (четыре байта).Код операции, выполняемый блоком19 согласования, находится в регистре 130 кода операции. Сигнал с второго выхода дешифратора 131 опреде 45 ляет, что в блоке согласования выполняется операция записи. Сигналс первого выхода дешифратора 131 определяет, что в блоке согласованиявыполняется операция чтения.При выполнении чтения данные из периферийного устройства побайтно с информационного входа-выхода блока 19 согласования через коммутатор 126 поступают в регистр 116 данных. Изпоследнего через первую группу 132элементов И-ИЛИ данные записываютсяв буферную память 117 данных по адресу с выхода второй группы 133 элементов И-ИЛИ.управляющие направлением загрузкипервой 15 и второй 16 групп регистров, и на блок 17 управления.Для управления адресации буфераданных используется триггер 118 обращения интерфейса, Если триггер 118обращения интерфейса сброшен, то выполнение обмена данными между буферной памятью 117 данных и группой регистров адресации буферной памятидо эоны двойного слова происходит спомощью триггера 121 выбора буферапроцессора, а до слова - с помощьютриггера 122 номера слова. Триггер122 номера слова во время передачидвойного слова переключается. Еслитриггер 118 обращения интерфейсаустановлен, то может выполнятьсяобмен между буферной памятью 117 данных и регистром 116 данных, При этомадресация зоны происхоцит с помощьютриггера 119 выбора буфера интерфейса, а слов и байтов внутри словас помощью трехразрядного счетчика120 адреса байтов,Двухразрядный счетчик 123 двойных слов указывает количество двойных слов в буферной памяти 117 данных. Во время операции записи онпоказывает количество незаполненныхдвойных слов в буферной памяти 117данных, во время операции чтенияколичество заполненных двойных слов.В начале операции записи счетчикустанавливается на "2" (два двойныхслова не заполнено) и во время передачи двойного слова из групп 15 и16 регистров уменьшается, После передачи двойного слова через интерфейс счетчик 123 двойных слов уменьшается. В начале операции чтения11 11счетчик устанавливается на 0 и нриобмене данными соответственно мод иФицируе т ся .Управление последовательностью ра"боты оборудования блока 1 9 со гласования во время передачи данных междубуферной памятью 1 1 7 данных и ре гистром 1 1 б данных осуществляется спомощью второго узла 1 2 5 синхронизации .Управление передачей данных междубуферной памятью 1 1 7 данных и группами 1 5 и 1 6 регистров производитсяпервым синхронизатором 1 2 4 . Последний вырабатывает ст ро бы загрузки перв ой 1 5 и второй 1 б групп регистров ,со о тв е т ст вующег о канала, которые поступают соответственно при передаче 5 1405063Если триггер 129 занятости группырегистров сброшен, то после накопления двойного слова в буферной памятипроизводится сначала считывание пер 5вого слова из буферной памяти и передача его через ииформационный выход146 блока согласования, вторую группу элементов И-ИЛИ 20, первую группу15 регистров во вторую группу 16 регистров, затем считывание второгослова и передача его в первую группу15 регистров, После заполнения регистров устанавливается в единичное состояние триггер 129 занятости группы 1 Брегистров. Для определения чтения вэтом случае третьим элементом И-ИЛИ136 выбрасывается запрос на передачуданных, который через выход 149 запроса блока 19 согласования поступает на вход блока 18 приоритета запросов,При операции записи во время второго цикла передачи данных соответствующего канала по сигналу, поступающему на вход 114 разрешения блока согласования устанавливается триггер 129 занятости группы регистров,фиксирующий наличие данных, принятых из оперативной памяти в первую .15 и вторую 16 группы регистров соответствующего канала. Если в буферной памяти 117 данных одна из зонсвободна, то происходит передача сначала первого слова данных из второйгруппы 16 регистров, а затем второго слова данных через второй информационный вход 142 блока 19 согласования, первую группу 132 элементовИ-ИЛИ в буферную память 117 данных.Данные из буферной памяти 117 данныхчерез второй информационный вход коммутатора 126 поступают в регистр 116данных, откуда выдаются на информа ционный вход-выход 143 блока согласо-.вания под управлением узла 127 обмена по интерфейсу и триггера 128занятости регистра данных.1При операции записи запрос на передачу данных устанавливается с помощью элемента И-ИПИ 137, если триггер 129 занятости группы регистровсброшен. Сигнал операции чтения спервого выхода дешифратора 131 исигнал операции записи с второго выхода дешифратора 131 подаются соответственно через выход 151 чтения ивыход 150 записи блока 19 согласования на группу элементов И-ИЛИ 20,записи в память чтение и запись производятся в паузе между первым и вторым циклом. Длительность паузы зависит от времени обращения к памяти, Это время намного превосходит первый и второй циклы памяти, Во втором цикле памяти в случае считывания вырабатываются данные из памяти и пересылаются через внутренние тракты процессора в первую 15 и вторую 16 группы регистров. Триггер 84 запроса передачи данных блока 17 используется для запуска циклов аппаратур- но сформированной микрокоманды памяти. Блок 18 приоритета запросов предназначен для выбора наиболее приоритетного из каналов,Коммутатор 14 предназначен для или регистра 37 результата блока 1 микропрограммного управления и представляет собой группу элементов И-ИЛИ.На временной диаграмме работы устройства для обмена данными между группой каналов ввода-вывода и оперативной памятью для выполнения микрокоманды "Память" при обращении к ней процессора (фиг, 1 О) приняты следующие условные обозначения: а - синхронизация; Б - прием во второй регистр 35 адреса оперативной памяти;5 - прием двойного слова данных в выходной регистр 4; 2 - запись в местную память 33 модифицированного адреса оперативной памяти; ф - вы- дача первого слова данных с первой группой элементов И-ИЛИ 5; е - выход третьего триггера 9; к - выдача второго слова данных с первой группой элементов И-ИЛИ 5;- управление коммутатором 14 на выбор данных из оперативной памяти; О - запись первого слова данных; К - запись второго слова данных.Устройство для обмена данными между группой каналов ввода-вывода и оперативной памятью для выполнения микрокоманды "Память" при обращении к ней процессора работает следующим образом. Из памяти 29 микрокоманд блока 1 микропрограммного управления по адресу из регистра 30 адреса через первую группу 38 элементов И-ИЛИ в регистр 31 микрокоманд заносится микрокоманда, которая поступает на дешифратор 32, с седьмого выхода которого на местную память 33 подается 7 1405063 8данных в буферную память или из буферной памяти на первый 147 и второй148 синхровыходы блока 19 согласования. Запуск второго узла 125 синхронизации производится через элемент5И-ИЛИ-НЕ 140, а запуск первого синхронизатора 124 - через пятый элементИ-ИЛИ 138Запросы от всех блоков 19 согласования поступают на блок 18 приоритета запросов, который по синхронизирующему сигналу принимает их, определяет наиболее .приоритетный изних и передает в блок 17 управления,в котором устанавливается триггер 74передачи данных, и один из группы. триггеров 75 и 76 передачи данныхгруппы каналов, которые указывают,какой блок 19 согласования произво О выбора данных из оперативной памятидит обмен данными. На вход блока 17управления на вторую группу входовиэ блока 19 согласования поступаеткод операции, который используетсядля аппаратурного формирования микрокоманды обращения к оперативной памяти на первой группе элементовИ 77, И 78 и втором элементе ИЛИ 79,с выхода которого микрокоманда посступает на вход 45 режима блока 1микропрограммного управления, в регистр 31 микрокоманды через первуюгруппу 38 элементов И-ИЛИ. При этомпотенциалом с триггера 74 передачиданных блока 17 управления блокирует 35ся прием микрокоманд из памяти 29микрокоманд блока 1 микропрограммного управления на первой группе элементов И-ИЛИ 38 через элемент И-НЕ 41и пропускается микрокоманда из блока17 управления, в ходе выполнения которой должен производиться обмен данными между оперативной памятью ипервой 15 и второй 16 группами регистров через внутренние тракты процес 45сора. Для управления прохождениемданных блок 17 управления вырабатывает последовательность сигналов с выходов триггера 84 запроса передачиданных, триггера 85 первого циклапередачи, триггера 86 промежуточного50цикла передачи, триггера 87 второгоцикла передачи, а для управления первой 15 и второй 16 группами регистров - с выходов первой 96 и 97 ивторой 98 и 99 групп элементов И-ИЛИ.55Микрокоманда Памятьвыполняется в два цикла. В первом цикле памя-.ти готовится адрес данных и в случаебайтов; Я - прием двойного словаданных в выходной регистр 4; ;к - вы- дача первого слона данных с. первойгруппы элементов И-ИЛИ 5;- выдача второго слова с первой группыэлементов И-ИЛИ 5; ц - выход второго триггера 11; к - управление коммутатором 14 на выбор данных из опе ративной памяти", А - запись в местную память 33 модифицированного адреса оперативной памяти и счетчикабайтов; м - строб первой группы 15регистров; н - строб второй группы 15 16 регистров.Устройство при считывании данныхиз оперативной памяти в первую 15и вторую 16 группы регистров работает следующим образом. Из блока 20 17 управления в блок 1 микропрограммного управления в регистр 31 микрокоманд заносится аппаратурно-сформированная микрокоманда, поступающая на дешифратор 32, с выхода кото рого на местную память 33 подаетсяадрес, по которому на второй ре.гистр35 в первом цикле памяти считывается адрес данных оперативной памяти,который подается на адресный вход 3 О оперативной памяти и на арифметикологический узел 36, на котором онмодифицируется. Из оперативной памяти в выходной регистр 4 считываетсядвойное слово данных, Младший бит адреса оперативной памяти, который адресует первое слово данных из второго регистра 35 блока 1 через первый элемент И 6, устанавливает первый триггер 7, который через первыйэлемент И-НЕ 8 управляет выборомна первой группе элементов И-ИЛИ 5первого слова данных, которое посту -пает на коммутатор 14. С выхода триггера 74 передачи данных блока 17 наинформационный вход второго триггера 11 подается сигнал, который устанавливает этот триггер в начале первого цикла микрокоманды ПамятьВторой триггер 11 управляет передачей через коммутатор 14 первого слова данных из оперативной памяти, которая происходит через вторую группуэлементов И - ИЛИ 20 под управлениемвыхода записи блока 19 и через первую группу 15 регистров, так как на 55синхронизирующий вход подаетсяпостоянный строб и зацикливается вовторой группе 16 регистров по стробу,сформированному на первой группе 96 9 140адрес, по которому на второй регистр35 считывается адрес данных оперативной памяти, который через адресныйвыход 50 блока 1 микропрограммногоуправления подается на адресныйвход оперативной памяти. Двойное слово данных из оперативной памяти заносится в выходной регистр 4, из которого с помощью первой группы элементов И-ИЛИ 5 на коммутатор 14 подается первое слово данных. Управлениевыбором нового слова осуществляетсяпервым элементом И-НЕ 8 по установленному первому триггеру 7, которыйустанавливается через первый элементИ 6, по младшему биту адреса двойного слова из второго регистра 35 блока 1 микропрограммного управления,Адрес данных оперативной памяти подается и на арифметико-логическийузел 36, где он модифицируется ичерез регистр 37 результата и коммутатор 14 записывается в местную память 33. После этого управление коммутатором 14 по выходу второго элемента И 13 переключается на выбор первого слова, из оперативной памяти. После записи первого слова данных по второму выходу дешифратора 32 блока1 устанавливается третий триггер 9, который инверсным выходом на первом элементе И 6 изменяет младший бит адреса оперативной памяти, который запоминается в конце выполнения микрокоманды, память на первом триггере 7 и через первый элемент И-НЕ 8 изменяет управление первой группой элементов И-ИЛИ 5 на выдачу второго слова данных из выходного регистра 4 на коммутатор 14, а прямой выход третьего триггера 9 управляет передачей этого слова данных через коммутатор 14 на фоне выполнения следующей мик. рокоманды.На временной диаграмме работы устройства для обмена данными между группой каналов ввода-вывода и оперативной памятью для выполнения аппаратурносформированной микрокоманды "Память" считывания из оперативной памяти (фиг.11) приняты следующие условные обозначения; а - синхронизация; Я выход триггера 85 первого цикла передачи; о - выход триггера 86 промежуточного цикла передачи г - выход триггера 37 второго цикла передачи;- прием во второй регистр 35 адреса оперативной памяти и счетчика 5063 1 Ои 97 элементов И-ИЛИ блока 1 по сигналам с выхода группы триггеров 75и 76 передачи данных группы каналовтриггера 87 второго цикла передачи5и синхросигнала.Из местной памяти 33 блока 1 вовтором цикле памяти на второй регистр35 считывается счетчик байтов, содержимое которого указывает на то,сколько байтов осталось передать из оперативной памяти. Счетчик байтов передается на арифметико-логическийузел 36,на котором он модифицируется. После сброса второго триггера 11 15управление коммутатором 14 переключается на выдачу из регистра 37 результата модифицированного адреса,который записывается в местную память 33. Затем на втором элементе 2 ОИ-НЕ 10 по сигналу с выхода триггера87 второго цикла передачи блока 17и сигналу с синхровхода 21 устройства вырабатывается сигнал, которыйпоступает на второй вход первого 25элемента И - НЕ 8 и инвертирует выходыэтого элемента,Таким образом, первая группа элементов И-ИЛИ 5 выбирает второе слово данных, которое через коммутатор ЗО14 под управлением сигнала с выходавторого элемента И 13 поступает через вторую группу элементов И-ИЛИ 20на первую группу 15 регистров, гдеоно и защелкивается по стробу,сфор 35мированному на второй группе 98 элементов И-ИЛИ по сигналам с выходагруппы триггеров 75 и 76 передачиданных групп каналов, синхросигналаи сигнала с выхода группы триггеров88 и 89 второго цикла передачи группы каналов. Запись модифицированного сигнала из регистра 37 результатаблока 1 в местную память 33 выполняется на фоне выполнения следующей45микрокоманды.На временной диаграмме работыустройства при выполнении аппаратурно-сформированной микрокоманды "Память" записи в оперативную память(фиг,12) приняты следующие условныеобозначения: а - синхронизация; 8выход триггера 85 первого цикла передачи; 5 - выход триггера 86 промежуточного цикла; 1 - прием вовторой регистр 35 адреса оперативнойпамяти;- прием в первый регистр34 данных из второй группы 16 регистров; Я - прием данных во входной 1405063 12регистр 2; Ж - строб второй груйпы 16 регистров;- запись воперативную память.Устройство при записи данных иэпервой 15 и второй 16 групп резисторов в оперативную память работаетследующим образом. С второго информационного выхода группы 16 регистровв блок 1 в первый регистр 34 черезвторую группу 39 элементов И-ИЛИ подуправлением сигнала с выхода триггера74 передачи данных блока 17 принимается первое слово данных по стробус выхода первого элемента И 94 блока 17, который вырабатывается по синхросигналу. После приема первого слова в первый регистр 34 блока 1 данные через первый управляющий выход51 блока 1 подаются на входной регистр 2, где они принимаются по стробу, сформированному на втором элементе И 95 блока 17, который вырабатывается по синхроимпульсу и третьему управляющему выходу блока 1. После приема первого слова данных вовходной регистр 2 второе слово изпервой группы 15 регистров переписывается во вторую группу 16 регистровпо стробу с выхода первой группы 96и 97 элементов И в И блока 17, сформированного по сигналам с выходагруппы триггеров 75, 76 передачи данных группы каналов, триггеров 85 первого цикла передачи и синхросигнала.С выхода второй группы 16 регистроввторое слово данных записываетсяв первый регистр 34 блока 1 черезвторую группу 39 элементов И-ИПИ постробу с выхода первого элемента И94 блока 17, сформированного по сигналам с выхода триггера 74 передачиданных, триггера 85 первого циклапередачи и синхросигнала. С выходапервого регистра 31 блока 1 второеслово данных поступает на входной ре-,гистр 2, на котором оно защелкиваетсяпо стробу с выхода второго элементаИ 95 блока 17, сформированного посигналам с выхода триггера 74 передачи данных и синхросигналу. Из местной памяти 33 блока 1 считываетсяадрес, который через второй регистр35 передается на адресный вход оперативной памяти. С выхода дешифратора 32 блока 1 на элементе И 40 вырабатывается строб записи, в оперативную память который подается на стробирующий вход оперативной памяти.