Многоуровневое устройство для коммутации процессоров в многопроцессорной вычислительной системе

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНРЕСПУбЛИК А ОПИСАНИЕ ИЗОБРЕ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОбРЕТЕНИЙ И ОТНРЫТИИ(54)(57) 1. МНОГОУРОВНЕВОЕ УСТРОЙСТВОДЛЯ КОММУТАЦИИ ПРОЦЕССОРОВ В МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ,содержащее на каждом, уровне модуликоммутации, причем модули коммутациикаждой группы бопее низкого уровнясоединены через шины связи с соответствующими модулями коммутации болеевысокого уровня, каждый модуль нижнего уровня соединен шинами связи спроцессорами, каждый модуль коммута-.ции содержит блок управления, блокоперативной памяти, блок памяти чтения, блок памяти индексов канала,блок буферных регистров, первый входвыход которого является входом-выходом шины связи модуля коммутации,выход управления блока управлениячерез шину управления подключен квходу управления блока памяти чтения,блока оперативной памяти, блока памяти индексов канала, блока буферныхрегистров, о т л и ч а ю щ е е с ятем, что, с целью повышения производительности за счет одновременногои независимого установления логическиканалов связи, в каждый модуль коммутации введены регистр свободных индексов каналов, первый и второй,приоритетные шифраторы, дешифратор установки, дешифратор сброса, блок регистров индикаторов, дешифратор записи,блок мультиплексоров, дешифратор направления, блок элементов ИЛИ, информационный вход-выход блока управленияподключен через шину данных к информационному входу-выходу блока оперативной памяти, блоку памяти индексовканалов, к второму входу-выходу блокабуферных регистров, к информационномувходу блока регистров индикаторов,дешнфратора установки, к первомувходу блока элементов ИЛИ, к выходам фблока мультиплексоров и блока памятичтения, адресный вход которого объединен с вторым входом блока элементовИЛИ и подключен к выходу первого приоритетного шифратора, выход блока эле- рментов ИЛИ подключен к информационному входу дешифратора сброса, выходы файфдешифатора установки и дешифратора шефсброса подключены к входам установки ООи сброса регистра свободных индексовканалов, выход которого подключен к фффвходу первого приоритетного шифратора, выход адреса блока управления 4 ьподключен через шину адреса к адрес"ному .входу дешифратора направлений,дешифратора записи, блока памяти индексов канала, блока мультиплексоров,выход управления блока управленияподключен через шину управления квходу стробирования дешифратора установки, дешифратора сброса, дешифратора записи, дешифратора направления,входу блокировки блока мультиплексоров, выход дешифратора направленийподключен к входу выбора блока буферных регистров, выход которого подклю8774 По Входу бЗ синхронизареяима на триггер 47режима лемент ИЧ 9 орищещныи 7 аяррова Входу 60 сооробождения щриггер ЧЧ приемаЙел З 8 аьцаднойпамяти Ио инрармаи,ианнои 57 яинена регистр 42 Входныхданиых мене И 49 ши б шлеме И нби чб по Выходубания1187174 чен к входу второго приоритетногошифратора, выход которого подключенк входу блока управления. 2, Устройство по п, 1, о т л и ч аю щ е е с я .тем, что блок управления содержит генератор синхроимпульсов, арифметико-логический узел, узел управляющей памяти, узел памяти входных данных, узел памяти выходных данных, мультиплексор микропрограммного адреса, мультиплексор данных, регистр адреса, регистр микропрограммного адреса, регистр микрокоманды, регистр базового адреса, регистр результата, дешифратор управления, дешифратор селекции и элемент НЕ, причем выход генератора синхроимпульсов соединен с входами синхронизации регистра микрокоманды, регистра результата, регистра адресд, регистра базового ад,реса и регистра микропрограммного адреса, информационный вход которого подключен к выходу мультиплексора микропрограммного адреса, а выход - к входу узла управляющей памяти, первый выход которого соединен с информационным входом регистра микроксманды, а второй выход - с первым и вторым входами мультиплексора микропрограммного адреса, управляющий вход которого подключен к первому выходу регистра микроком,.пды, второй выход которого соединен с адресным входОм мультпплексора данных, третий Изобретение относится к автоматике,и вычислительной технике и может найти применение при построении высокопроизводительных и высоконадежных вычислительных и информационных систем.Цель изобретения - повышение производительности за счет увеличения связности в структуре межсоединений модулей коммутации и обеспечения возможности одновременного установления 1 О взаимодействия между различными вычислительными модулями по различным путям через модули коммутации.На Фиг,1 показана структурная схема многопроцессорной вычислительной15 системы; на фиг.2 - структурная схема выход - с входом кода операции арифметико-логического узла, четвертыйвыход - с входом дешифратора управления, пятый выход - с управляющим выходом блока, а шестой выход - с входом разрешения узла памяти входныхданных и через элемент НЕ с входомразрешения узла памяти выходных данных, выход которого подключен к входуузла памяти входных данных и информационному входу-выходу блока, выходузла памяти входных данных подключенк первому информационному входу мультиплексора данных, второй информационный вход которого является входомблока, а выход подключен к входу первого операнда арифметико-логическогоустройства, выход результата которогоподключен к информационным входам регистра результата, регистра адреса,выход признака результата - к первому входу мультиплексора микропрограьмного адреса, а вход второго операнда - к выходу регистра результата ик входу узла памяти выходных данных,первый, второй,и третий выходы дешифратора управления подключены к входамстробирования выдачи регистра результата, регистра адреса и регистра базового адреса соответственно, выходрегистра адреса является адреснымвыходом блока, выход регистра базового адреса подключен к входу дешифратора селекции, выход которого является выходом управления блока. модуля коммутации; на. Фиг.З - пример реализации структурной схемы блока управления; на фиг,4 - пример реализации одного буферного регистра блока буферных регистров; на фиг.5 - пример реализации вычислительного модуля; на фиг.б и 7 - блок-схемы алгоритма работы для режима ввода и вывода соответственно.Вычислительная система (фиг. 1) содержит вычислительные модули 1, модули 2 коммутации. Каждый модуль 2 коммутации (Фиг.2) содержит блок 3 управления, блок 4 оперативной памяти, регистр 5 свободных индексов каналов, первый приоритетный шифратор 6, второй118711 Строка У А 0 В 1 000 2 001 3 010 4 011 5 100 6 101 7 110 8 111 А Л В А Л В АО+В АЖ В А лВ А В АЛВ А+В Х А+В А+ В 3приоритетный шифратор 7, дешифратор 8 установки, дешифратор 9 сброса, блок 10 памяти чтения, блок 11 памяти индексов каналов, блок 12 регистров индикаторов, дешифратор 13 записи, блок 14 мультиплексоров, блок 15 буферных регистров, дешифратор 16 направления, группу элементов ИЛИ 17, шину 18 данных, шину 19 адреса, шину 20 управления, л шин 21 связи. 10Блок 3 управления (фиг. 3) содержит регистр 22 микропрограммного адреса, узел 23 управляющей памяти, регистр 24 микрокоманды, мультиплексор 25 микропрограммного адреса, арифметико логический узел 26, дешифратор 27 управления, регистр 28 результата, регистр 29 адреса, регистр 30 базового адреса, дешифратор 31 селекции, узел 32 памяти выходных данных, узел 2 О 33 памяти входных данных, мультиплексор 34 данных, элемент НЕ 35, генератор 36 синхроимпульсов.Каждый регистр из блока 15 буферных регистров (фиг,4) содержит ре гистр 37 выходных данных, узел 38 выходной памяти, триггер 39 выдачи, первый элемент НЕ 40, первый элемент И 41, регистр 42 выходных данных, узел 43 входной памяти, триггер 44 приема, второй элемент НЕ 45, второй элемент И 46, триггер 47 режима, третий элемент И 48, четвертый элемент И 49, элемент ИЛИ 50, узел 51 памяти управляющей информации, узел35 52 памяти статуса, выход 53 сигнала чтения, выход 54 сигнала записи, выход 55 сигнала сброса, выход 56 сигнала чтения статуса, информационную двунаправленную шину 57, выход 58 сигнала сопровождения, вход 59 сигнала квитирования, вход 60 сигнала сопровождения, выход 61 сигнала квитирования, выход 62 синхронизации режима, вход 63 сигнала синхронизации режима. Вычислительный модуль 1 содержит регистр 64 входной информации, регистр 65 выходной информации, память 66 микропрограмм, мультиплексор 67 микропрограмм, регистр 68 микропрограмм, регистр 69,аккумулятор, мультиплексор 70, аккумулятор, регистр 71 адреса оперативной памяти, оперативная память 72, арифметико-логический блок 73, вход 74 сопровождения на ввод, вход 75 квитирования на вывод, вход 76 режима на ввод, выход 77 соп 74 4ровождения на вывод, выход 78 квитирования на ввод, выход 79 режима на вывод, шину 80 информации.В таблице 1 приведены логические 1 - 4 строки и арифметические 5 - 8 строки операции, выполняемые арифметико-логическим узлом 26 и блоком 73, где А - первый операнд; В - второй операнд, И - вход кода операций, Я - выход результата, Р - выход признака результата, О -логическая операция ИСКЛЮЧАЮЩЕЕ ИЛИ, Л- логическая операция И, + - арифметическая операция "сложение", Х - значение не определено, 0 и 1 - двоичные значения сигналов -- инвер 1Фсное значение сигнала. Используется следующий алгоритм работы вычислительного модуля 1 с модулем 2 коммутации для передачи информации по шинам 21 связи. В случае нехватки собственных ресурсов вычислительный модуль 1 из режима вычислений переходит в режим обмена й формирует пакет с помощью микропрограммы в памяти 66 микропрограмм и арифметико-логического блока 73, и через регистр 69 аккумулятор записывает его в оперативную память 72. Вычислительный модуль 1 источник с помощью микропрограммы устанавливает сигнал на выходе 79 режима на вывод. Он обрабатывается модулями коммутации, которые устанавливают шины связи с вычислительным модулем 1 приемником и передается на вход 76 режима на ввод вычислительного модуля 1 приемника, который под управлением микропрограммы обрабатывает его и выдаетсигнал по ныходу 78 квитирования на, ввод, сообщая о готовности работать на прием. Пройдя через модули комму" тации, он поступает на вход 75 квитирования на вывод и, пройдя через мультиплексор 67 микропрограмм, записывается на регистр 68 микропрограмм. Сигнал с первого выхода регистра 68 осуществляет чтение первого слова из передаваемого пакета и передачу его через мультиплексор 70 аккумулятор, арифметика-логический блок 73, регистр 69 аккумулятор на регистр 65 выходной информации. Дальше под действием мик" ропрограммы прочитанное слово с регистра 65 чередается на шину 80 информа-. ции, кроме этого выдается сигнал сопровождения по выходу 77 сопровождения на вывод. Пройдя через модули коммутации, передаваемое слово через шину 80 информации вычислительного модуля приемника записывается в регистр 64 входной информации, а сигнал сопровождения через вход 74 сопровождения на ввод-н мультиплексор 67 микропрограмм; и с него в регистр 68 микропрограмм. Под управлением микропрограммы принятое слово записывается в оперативную память 72 и выдается квитанция оЗО приеме слова с выхода 78 книтирования на ввод, которая через модули Коммутации передается в вычислительный модуль источник через вход 75 квитиронация на вывод н мультиплексор 67 микропрограмм. Приняв квитанцию о приеме слова, вычислительный модуль источник осуществляет по описанному алгоритму передачу второго слова и т,д, Приняв квитанцию о приеме последнего передаваемого слова из паке та, вычислительный модуль источник снимает сигнал с выхода 79 режима на вывод и переходит в режим вычислений, а нычислительный модуль приемник переходит к обработке принятого пакета и выполнению необходимых вычислений, После окончания вычислений результаты передаются в вычислительный модуль источник по описанному алгоритму.Модули 2 коммутации (фиг,б), не занятые в данный момент обслуживанием вычислительных модулей 1, находятся н режиме ожидания ввода при этом они производят опрос кода входных 55 запросов от других модулей, поступающих по входу 63 сигнала синхронизации режима на триггер 47 режима. На элементе И 49 проводится анализ на наличие входных запросов, и если их нет, продолжается режим опроса, а если они есть, происходит выделение одного приоритетного запроса на приоритетном шифраторе 7 и модуль 2 коммутации переходит в режим ввода, С элемента И 46 происходит выдача сигнала квитирования на приоритетный запрос по выходу 61 сигнала книтирования, и модуль 2 ожидает сигнал сопровождения по входу 60 сигнала сопровождения, который фиксируе.тся на триггере 44 приема, После этого осуществляется задержка ввода на узле 38 выходной памяти, принимается байт данных по информационной двунаправленной шине 57 на регистр 42 входных данных и анализируется снят ли входной запрос на элементе И 49. Если запрос не снят, то снова ожидается сигнал сопровождения и принимается следующий байт данных, а если запрос снят, то модуль 2 коммутации снимает сигнал квитирования на элементе И 46 и переходит из режима ввода в режим нывода.Модуль 2 коммутации (фиг,7), приняв блок данных, устанавливает код выходных запросов в триггере 47 режима на выходе 62 синхронизации режима, принимает код входных ответон по входу 59 сигнала квитирования в триггер 39 выдачи и анализирует наличие ответов на элементе И 48 фесли их нет, то ожидает получение ответов, а если они есть, то фиксирует приоритетный код выходных запросов для ответивших вычислительных модулей 1 на приоритетном шифраторе 7. После этого происходит загрузка байта данных по шине 18 данных н регистр 37 выходных данных и выдается сигнал сопровождения с элемента И 41 по выходу 58 сигнала сопровождения, происходит задержка вывода на узле 38 выходной памяти и анализ конца блока данных на узле 51 памяти управляющей информации; если не конец, то загрузка следующего байта данных, а если конец блока данных,.то снятие кода выходных запросов на триггере 47 режима, и модуль 2 коммутации переходит в режим ожидания ввода. Предлагаемая многопроцессорная вычислительная система работает следующим образом.71187Каждый вычислительный модуль 1, входящий в состав системы, может находиться в свободном или активном состоянии. Все вычислительные модули разбиты на типы, причем в системе может быть любое множество модулей 1, имеющих одинаковый тип. Свободные вычислительные модули 1 вычислений не выполняют. Они переходят в активное (занятое) состояние по командам, посО тупающим от других активных вычислительных модулей 1, которые выполняют вычисления, При этом между активным и вновь активируемыми вычислительными модулями через модули 2 коммутации 15 устанавливается логический канал связи, по которому в дальнейшем может проходить обмен информацией между ними. Формирование логического канала к свободному вычислительному модулю осуществляется в тех случаях, когда некоторому активному вычислительному модулю становится необходим, например, дополнительный объем оперативной памяти или дополнительный вы числитель для распараллеливания вычислительного процесса, Поиск свободного вычислительного модуля определенного типа и одновременное установление к нему логического канала осуществляется каждым модулем 2 коммутации децентрализованно на основании служебной информации, хранящейся в блоке 12 регистров индикаторов в каждом из модулей 2. Каждый в-й(ш = 1,п )из и регистров блока 1235 хранит индикаторы, указывающие с какими типами вычислительных модулей можно установить логический канал связи, если вести поиск по т-му направлению,т.е. через ш-ый буферный40 регистр блока 15, подключенный к ш-й шине 21 связи данного модуля 2 коммутации, В каждом регистре блока 12 для хранения одного индикатора, соответствующего одному типу вычис 15 лительных модулей, используется один разряд. Поэтому при поиске свобод,ного вычислительного модуля определенного типа в модуле 2 анализируются соответствующие ему индикаторы в50 каждом из регистров блока 12. При нахождении первого же единичного индикатора в ш-ом регистре блока 12 ш-ое направление избирается в данном модуле 2 для установления логиl ческого канала связи, и команда поиска выдается по т-й шине 21 связи 174 8в следующий модуль 2 коммутации или в искомый вычислительный модуль 1. Установление логического канала через некоторый модуль 2 заключается в выделении в этом модуле 2 отдельного свободного индекса канала для реализации устанавливаемого логического канала связи, Индекс свободного канала выделяется из регистра 5 свободных индексов каналов, Его двоичный код через блок 10 памяти чтения считывается на шину 18 данных и может запоминаться в одном из блоков 11 памяти индексов каналов. Одновременно с этим вновь занятый индекс сбрасывается в регистре 5 с помощью дешифратора 9 сброса. Номерблока 11 определяется номером направления, из которого была принята команда поиска вычислительного модуля (1 = 1,п). Адрес ячейки в блоке 11 определяется индексом канала, который бып выделен предыдущим модулем 2 коммутации и был выдан с командой поиска в данный модуль 2. В эту же ячейку блока 11 может быть записан номер ш регистра блока 12, в котором найден индикатор, что позволит в дальнейшем осуществлять передачу информации по логическому каналу, выходящему в данном модуле 2 по ш-му и входящему в 1 - е направление, При необходимости создания двустороннего логического канала зеркальная процедура записи принятого индекса канала осуществляется в ш-м блоке 11 по адресу, определяемому вновь занятым индексом канала.После поступления команды поиска в свободный вычислительный модуль он переходит в активное состояние и выдает команду сброса индикатора своего типа. По этой команде каждый модуль 2 коммутации сбрасывает этот индикатор в регистр блока 12 путем записи нуля в соответствующий разряд. Требуемый регистр блока 12 выделяется дешифратором 13 записи при декодировании им номера входного направления, с которого принята данная команда. Эта команда выдается во все другие направления, если во всех регистрах. блока 12 данный индикатор также сброшен. Таким образом, вновь занятый вычислительный модуль исключается из числа свободных и не одна команда поиска в него не поступит, После освобождения вь.числитель 9 1187174 1 Оного модуля по окончании выполнения в других регистрах блока 12 данныйзадания он выдает команду установки индикатор не был установлен. Благо"индикатора. При поступлении этой . даря этому в многоуровневой струккоманды в некоторый модуль 2 коммута- туре межсоединений модулей 2 сновации он производит установку индика-появляется служебная информация,;тора в соответствующем регистре бло- позволяющая устанавливать с ней логи"ка 12. Команда установки индикатора ческий канал связи при поиске вычис"выдается в другие направления, если лительного модуля данного типа.