Генератор случайных чисел

СОЮЗ СОВЕТСКИХ СОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 4 А 1(9)Р 7/58 5)5 ГОСУДАРСТВЕННОЕ ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ЕНТНОЕ ОПИСА БРЕТЕН Е ДЕТЕЛЬСТВУ АВТОРСК л,В 19авиационный институт им,ев, В,М.Кузнецов и В,В.ПеДобриэтели и, 1978,СР СЕЛ слитель 00 О гистра сдвига; на фиг. 5 и 6 - временные запоминающее устройство, считывание индиаграммы работы генератора; на фиг.7 - формацииизкоторогопроисходитприлогиэквивалентная схема контура формирова- ческой единице на тактовом входе 1 ния случайного сигнала. одновременно по двум выходам: по первомуГенератор содержит (фиг,1) первый ре- адресному входу АА, по второму выходу 8 из гистр 1, вт рой регистр 2, третий регистр 3, регистра, адресному по второму адресному четвертый регистр 4, пятый регистр 5, пер- входу АВ. Запись информации, поступаю(21) 4832867/24(56) Федоров Р.ФЯковлев В.ВГ.В, Стохастические преобразовформации, - Л.; МашиностроениеАвторское свидетельство ССМ 1013955, кл. 6 06 Р 7/58, 1983(57) Изобретение относится к вы Изобретение относится к вычислительной технике и может быть использовано при построении стохастических и специализированных вычислительных машин и устройств,Цель изобретения - расширение функциональных возможностей генератора путем обеспечения возможности формирования случайных чисел на основе физической неопределенности.На фиг.1 представлена схема генератора: на фиг.2 - схема генератора импульсов; на фиг.З - схема блока управления; на фиг.4 - расположение разрядов эмулируемого реной технике и может быть использовано при построении стохастических и специализированных вычислительных машин, Цель изобретения - расширение функциональных возможностей за счет исключения периодичности формируемой последовательности. Генератор содержит регистры, элементы И, триггеры, блок памяти, мультиплексоры, сумматоры по модулю, генератор импульсов, шинный формирователь, элементы ИЛИ, блок управления, содержащий регистр адреса, узел памяти микрокоманд, регистр микрокоманды, триггер запуска, элемент И и генератор тактовых импульсов.1 з,п. ф-лы 7 ил. вый элемент И 6, второй элемент И 7, первый триггер 8, второй триггер 9, блок 10 памяти, первый мультиплексор 11; второй мультиплексор 12, третий мультиплексор 13, четвертый мультиплексор 14, пятый мультиплексор 15, шестой мультиплексор 16, первый сумматор 17 по модулю два, второй сумматор 18 по модулю два, генератор импульсов 19 шинной формирователь 20, первый элемент ИЛИ 21, второй элемент ИЛИ 22, блок 23 сумматоров по модулю два и блок 24 управления, Блок 10 памяти представляет собой двухпортовое регистровое1817094Составитель М.Буркашевактор Т,Иванова Техред М.Моргентал Корректор: О.Г Заказ 1723 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС113035, Москва, Ж, Раушская наб., 4/5аизводственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 10щей на вход блока 10 памяти осуществляется в регистр, адресуемый по второму адресному входу АВ при логическом нуле на тактовом входе 1 и логической единице на входе ЧЧЕ управления записью-чтением, 5Генератор импульсов 19 (фиг,2) содержит группу сумматоров 191-19 п по модулю два.Блок 24 управления (фиг.3) содержит регистр 26 адреса, узел 27 задания микроко манд, выполненный в виде блока памяти, регистр 29 микрокоманды, триггер 29 запуска, элемент И 30 и генератор 31 тактовых импульсов. Назначение выходов блока 24 управления следующее; 15по первому выходу передаются синхроимпульсы (СИ);по второму выходу блок 24 управления сигнализирует о формировании очередного числа (логическая единица на этом выходе) 20 либо о завершении формирования числа (логический ноль);по третьему выходу передается адрес на первый адресный. вход АА блока 10 памяти;25по четвертому выходу передается адрес на второй адресный вход АВ блока 10 памяти;по пятому выходу передается сигнал на вход управления записью-чтением блока 10 30 памяти;по шестому выходу передается сигнал, который управляет передачей данных через пятый мультиплексор 15 (логический ноль обеспечивает передачу данных с первого 35 входа, логическая единица - со второго входа), управляет передачей данных через шестой мультиплексор 16 (логический ноль обеспечивает передачу данных со второго входа, логический единица - с первого вхо да), управляет режимом работы второго регистра 2 и пятого регистра 5 (логический ноль задает режим хранения, логическая единица - режим сдвига), осуществляет мультиплексирование данных, поступаю щих на первый вход первого мультиплексора 11 (логический ноль переводит выходы шинного формирователя 20 в третье состояние и на первый вход первого мультиплексора 11 поступают данные с выхода 50 третьего регистра 3, логическая единица переводит выходы третьего регистра 3 в третье состояние и на первый вход первого мультиплексора 11 поступают данные с выхода буферного элемента 20); 55 по седьмому выходу передается сигнал, управляющий передачей данных через первый мультиплексор 11 (логический ноль обеспечивает передачу данных с первого входа, логическая единица - со второго входа);по восьмому выходу передается сигнал, управляющий передачей данных через второй мультиплексор 12 на первый вход блока 23 сумматоров по модулю два (логический ноль обеспечивает передачу константы "0". со второго входа, логическая единица - передачу данных с первого входа второго мультиплексора 12),по девятому выходу передается сигнал, управляющий передачей данных с выхода блока 23 сумматоров по модулю два через третий мультиплексор 13 (логический ноль обеспечивает передачу, данных с первой группы входов, т.е. беэ сдвига, логическая единица - со второй группы входом, т.е. со сдвигом на один разряд в сторону младших разрядов с занесением в освобождающийся разряд информации с выхода пятого мультиплексора 15 (и управляющий ноль обеспечивает передачу данных со второго входа, логическая единица - с первого входа);по десятому выходу передается сигнал разрешения записи во второй триггер 9(логическая единица обеспечивает прохождение ЧИ через второй элемент И 7 на синхровход второго триггера 9);по одиннадцатому выходу передается сигнал разрешения записи в первый регистр 1 и в первый триггер 8 (логическая единицаобеспечивает прохождение СИ через первый элемент И 6 на синхровходы первого регистра 1 и первого триггера 8);по двенадцатому выходу передается сигнал установки в нулевое состояние первого триггера 8 и второго триггера 9 (при логической единице),Работу устройства рассмотрим на конкретном примере, Пусть 1(х) = х, х у 1 - обра 3 8зующий полином М-последовательности, разрядность формируемых чисел - 8 (1=8), М = 4, В регистрах блока 10 памяти эмулируется кольцевой регистр сдвига, состояний из 31 О-триггера и 8 Т-триггеров, Расположение разрядов эмулируемого регистра сдвига в регистрах блока 10 памяти показано на фиг.4, Т-триггеры располагаются в нулевом регистре(обозначенном как ЯО), О-триггеры - в остальных, Дополнительно используются регистры й 5 и й 6 блока 10 памяти. Для упрощения цепи занесения в блок 10 памяти начального состояния эмулируемого кольцевого регистра сдвига не показаны,Устройство имеет два режима обработки: режим формирования псевдослучайного. числа и режим формирования случайного числа, Режим работы задается по входу "режим" генератора,Устройство работает следующим образом.По сигналу, поступающему по входу "сброс" генератора производится установка в начальное состояние блока 24 управле ния, По сигналу, поступающему по входу "Пуск" генератора, блок 24 управления, ПО сигналу, поступающему по входу "пуск" генератора, блок 24 управления начинает выдавать управляющие сигналы по своим 10 выходам в каждом такте,В режиме формирования псевдослучайного числа осуществляется сдвиг на один разряд содержимого эмулируемогокольцевого регистра сдвига, проверка нулевого со стояния всех разрядов этого регистра и запись сформирован ного псевдослучайного числа в первый регистр 1. В первом такте этого режима (фиг,5) по сигналам с выходов блока 24 управления производится следую щее: из блока 10 памяти по второму выходу ОВ считывается содержимое и по срезу синхроимпульса записывается в третий регистр 3, с выхода которого значение младшего -(1-го) разряда поступает на 25 информационный вход второго триггера Я 9 и записывается в него по фронту следующе- . го СИ, Запись информации в блок 10 памяти в первом такте не производится, Во втором такте из блока 10 памяти по первому выходу 30 ОА считывается содержимое й 4 по срезу Я СИ записывается в четвертый регистр 4. С выхода четвертого регистра 4 через шестой мультиплексор 14 информация поступает на второй вход блока 23 сумматоров по модулю 35 два. На первый вход блока 23 сумматоров по модулю два поступает константа "0" с выхода второго мультиплексора 12. Таким образом, информация с выхода четвертого . регистра 4 поступает на вторую группу,пе редает ее со сдвигом в сторону младшихразрядов, при этом в освобождающийся разряд через пятый мультиплексор 15 заносится двоичный символ с выхода второго триггера 9, т.е, содержимое последнего раз ряда эмулируемого кольцевого регистра сдвига. С выхода третьего мультиплексора 13 эта информация поступает на информационный вход О блока 10 памяти и записывается в й 5. В третьем такте формируется 50 новое содержимое 84. По первому выходу ОА из блока 10 памяти считывается содер. жимое выхода четвертого регистра 4 через шестой мультиплексор 16 и блок 23 сумматоров по модулю два поступает на первую 55 группу информационных входов третьего мультиплексора 13, с выхода которого она поступает на информационный вход О блока 10 памяти и записывается в В 4. В четвертом такте первый триггер 8 и второй триггер 9 устанавливаются в нулевое состояние, Из блока 10 памяти по первому выходу ОА считывается содержимое Р 4 и по срезу СИ записывается в четвертый регистр 4. Информация с выхода четвертого регистра 4 через шестой мультиплексор 16 и блок 23 сумматоров по модулю два поступает на вторую группу входов третьего мультиплЕк-. сора 13, который передает ее со сдвигом в сторону младших разрядов, при этом в освобождающийся разряд через пятый мультиплексор 15 заносится логический ноль с выхода второго триггера 9, установленного в нулевое состояние в начале такта. С выхода третьего мультиплексора 13 эта инфор-. мация записывается в 86 блока 10 памяти. В лятом такте анализируется содержимое й 6 блока 10 памяти, для чего оно считывается по первому выходу ОА и по срезу СИ записывается в четвертый регистр 4. Далее оно через шестой мультиплексор 16, блок 23 сумматоровпо модулю два и первую группу входов третьего мультиплексора 13 поступает на входы первого элемента ИЛИ 21. С выхода первого элемента ИЛИ 21 результат проверки поступает на второй вход второго элемента ИЛИ 22 и проходит на информационный вход первого триггера 8, т.к. на первый вход второго элемента ИЛИ 22 поступаетлогический ноль с выхода первого элемента ИЛИ 22 поступает логический ноль с выхода первого триггера 8. По фронту следующего СИ результат проверки содержимого Й 6 блока 10 памяти записывается в первый триггер 8, В случае нулевого содержимого Вб (во всех разрядах логические нули) на выходе первого элемента ИЛИ 21 формируется логический ноль, который записывается в первый триггер 8 (в этом случае первый триггер 8 останется в нулевом состоянии). В случае нулевого содержимого Вб в первый триггер 8 записывается логическая единица, которая будет поступать через второй элемент ИЛИ 22 на информационный вход первого триггера 8 независимо от результатов в последующих тактах (первый триггер 8 будет оставаться в единичном состоянии до окончания режима). В шестом такте формируется и проверяется новое содержимое ЯЗ блока 10 памяти. По первому выходу ОА из блока 10 памяти . считывается содержимое В 2 и по срезу СИ записывается в четвертый регистр 4. Информация с выхода четвертого регистра 4 через шестой мультиплексор 16, блок 23 сумматоров по модулю и первую группу входов третьего мультиплексора 13 передается без сдвига на его выход, проверяется вышеописанным образом, поступает на информационный вход Р блока 10 памяти изаписывается в 3. В седьмом и восьмом тактах аналогично формируется и проверяется новое содержимое 82 и В 1 из содержимого В 1 и ВО соответственно. В девятом такте из блока 10 памяти считывается содержимое 85 по первому выходу ОА и содержимое ВО по второму выходу В. По срезу Са эта информация записывается в четвертый регистр 4 и третий регистр 3 соответственно. С выхода третьего регистра 3 содержимое ВО через первый мультиплексор 11 м второй мультиплексор 12 поступает на первый вход блока 23 сумматоров по модулю два, на второй вход которого через шестой мультиплексор 16 поступает содержимое Я 5 с выхода четвертого регистра 4. Результат поразрядного сложения по модулю два через первую группу входов третьего мультиплексора 13 поступает без сдвига на его выход, проверяется вышеописанным образом и записывается в ВО блока 10 памяти. По фронту следующего Са этот результат записывается в первый регистр 1 и поступает на информационный выход генератора в качестве очередного псевдослучайного числа. По фронту этого же СИ в первый триггер 8 записывается окончательный результат проверки нулевого состояния, который с выхода первого триггера 8 поступает на выход "сбой" генератора, В десятом такте режима формирования псевдослучайного числа блок 24 управления останавливается. На выход "раб" генератора поступает логический ноль, свидетельствующий об окончании режима, Логический ноль на выходе "сбой" генератора при заданном формировании псевдослучайных чисел свидетельствует о нулевом .состоянии всех разрядов эмулируемого кольцевого регистра сдвига,В режиме формирования случайного числа осуществляется сдвиг на один разряд содержимого эмулируемого кольцевого регистра сдвига введением. случайного символа в цепь обратной связи, формирование случайного числа путем суммирования по модулю два псевдослучайного числа и случайного кода и запись его в первый регистр 1, В первом такте этого режима (фиг,6) на блоке 10 памяти считывается содержимое В 4 и по срезу СИ записывается в четвертый регистр 4, информации с выхода которого через шестой мультиплексор 16 поступает на второй вход блока 23 сумматоров по модулю два, На первый вход блока 23 сумматора по модула два, На первый вход блока 23 сумматоров по модулю два поступает константа "0" с выхода второго мультиплексора 12, Таким образом, содержимое й 4 поступает на первую группу входов третьего мультиплексора 13, передается на втором такте аналогично формируется новое содержимое В 4 блока 10 памяти из содержимогоВЗ, В следующих М тактах режима формирования случайного числа устройство форми 5 рует 1-разрядный случайный код, которыйзаписывается на второй регистр 2 и пятыйрегистр 5 (для рассматриваемого случая к=4,1=-8), В третьем, четвертом, пятом и шестомтактах блок 24 управления формирует уп 10 равляющие сигналы, обеспечивающие одновременную реализацию трех функций;формирование асинхронного (непрерывного по времени) случайного сигнала;преобразование асинхронного случай 15 ного сигнала в синхронизатор (тактированную) последовательность случайныхсимволов;выравнивание статистических характеристик случайного кода,20 Источником физической случайностиявляется цепь из щпоследовательносоединенных сумматоров 23 по модулю дваиз блока 23 сумматоров по модулю два и вэлементов, поразрядно выделенных из25 мультиплексоров 11, 12, 13, 16 и буферногоэлемента 20, выполняющих в этом случаефункции логических повторителей с задержками. Зта цепь охвачена множеством обратных связей по свободным входам30 сумматоров 23) по модулю два, Задержкиэлементов 11, 12, 13, 16 и 20 как повторителей сосредоточим по выходам сумматоровпо модулю два. Схема образованного такимпутем контура представлена на фиг.7, Про 35 цесс з(т) на выходе цепи определяется рекуррентным выражением:з(т) =6 з ( с - ,Я т 1 )Фс ( Ф ),=1 1=1где т 1 - суммарная задержка )-го сумматора23 по модулю и )-го повторителя;с(с) - внешний сигнал возбуждения (свыхода генератора импульсов 19);1 - непрерывное время работы контура;Я, Я - символы суммирования помодулю два.Зто выражение при постоянных параметрах т и с(т) описывает процесс формирования псевдослучайного сигнала. Однако задержки т 1, т 2 тп 1 реальных логических элементов как непрерывные величины всегда флуктуируют во времени, т,е. задержки одного и того же элемента от срабатывания к срабатыванию несколько отличаются друг от друга, Выходной процесс в этом случае теряет детерминированный характер (как псевдослучайный) и будетгде г - задержка )-го сумматора,Описание работы генератора импульсов 19 полностью аналогично описанию15 функционирования рабочего контура, Опишем три типичных варианта использованиягенератора импульсов 19.1, При предельном быстродействии всего устройства или малых значениях т (ори 20 ентировочно: для ТТЛ-элементов а 8,ЭСЛ-элементов в 4, КМОП-элементовгп 20) необходимо сформировать генератором импульсов 19 случайный импульсныйсигнал ф). Это обеспечивается большим25 значением как нечетного числа (для ТТЛэлементов п 8).2. При больших значениях нечетных адопустимо формирование с(т) как постоянного сигнала, что обеспечивается условием30 п=0, Действительно, после подставки п=О ввыражение (3), считая+ ф с ( т - ,"Я х 1 ) = 0 =1 1=1 35 получим с(1) = 1,Р 3. При граничных значениях в (независимо от его четности или при низком быстродействии устройства) допустимо формирование генератором импульсов 19 периодического импульсного сигнала (типа "меандр") со слабофлюктуирующим фронтами, что обеспечивается условием п=1, о 45 В устройстве реализуются следующиеизвестные способы выравнивания статистических характеристик исходного случайного процесса:- одновремеиное суммирование по модулю два нескольких исходных случайных процессов;- суммирование по модулю два случайной двоичной последовательности со сдвинутой во времени (например, с помощью задержки) своей же копией.С контура формирования первичногослучайного. сигнала асинхронных случайных процессов поступают на входы с первого по в-й первого сумматора 11 по модулю два,в ах( т 4 т 4 ) 51=1 чтобы длительное время не возникали 5 логически устойчивые состояния контура.Для более качественной работы и в случае предельного быстродействия целесообразно формировать сигнал с(т) как случайный сигнал телеграфного типа,представлять собой временную совокупность случайных по длительности отрезков , псевдослучайных последовательностей различных структур, В рабочем диапазоне температур любые реальные логические элементы (например, сумматоры по модулю два и повторители в схеме по фиг,7) характеризуются относительными флюктуациями в форме вариации задержки порядка тысячных и десятитысячных долей единицы. Несмотря на такие малые уровни временных флюктуаций контур по фиг,7 при достаточно большом формирует случайный процесс з(т)6 0,1 телеграфного типа с предельным значением коэффициента вариации. Как показывают многочисленные опыты и практически применения подобных контуров, построенных на ТТЛ-элементах, широкополосный случайный процесс телеграфного типа формируется при а810. Малое значение гп приводит к явлению автосинхрониэма, вследствие чего процесс з(т) вырождается в детерминированный (периодический), Сигнал с(т) при достаточно большом в на стохастичность поведения контура не влияет. Однако его значение определяет устойчивость (и стационарность) формирования случайного процесса з(т) в смысле отсутствия статически устойчивых. (неизменных во времени) состояний. Условием устойчивости процесса в этом смысле является, например, нечеткость числа щ при постоянном с(т) = 1, Малые значения требуют воздействия на контур изменяющегося во времени сигнала возбуждения, т,е. с(с) - как процесс, При этом четность или нечетность а принципиальной роли не играет. Такое внешнее воздействие на конту препятствует возникновению эффекта авто синхронизма и установки в статически ус тойчивое состояние. В случаях редко фиксации случайных символов, снимаемы с контура (при малых скоростях работы все го устройства, например, для ТТД-элемен тов - 10 кГц и ниже) допустим . формирование периодического сигнала воз буждения с(1) с длительностью импульсо х 4 и паузой х,. Необходимо лишь выполнит условие Все вышеописанные режимы устойчивой работы контура как основного источника физической случайности обеспечивается структурой генератора импульсов 19, схема которого приведена на фиг.2, Процесс ф) описывается аналогично (1) для з(т), т.е. П 1с(т)Я, с( -х )Я 1, (3)где происходит первый этап выравнивания статистических характеристик. Результирующий асинхронный сигнал с выхода первого сумматора 17 по модулю два через четвертый мультиплексор 14 фиксируется под действием СИ в первом разряде пятого регистра 5, таким образом происходит формирование синхронного случайного сигнала в виде одноразрядной случайной двоичной последовательности. Пятый регистр 5 производит задержку случайных символов последовательности на (1 к) тактов и посылает с последнего разряда эту задержанную последовательность через пяТый мультиплексор 15 на (1+1)-й вход первого сумматора 17 по модулю два; тем самым реализуется второй этап выравнивания статистических характеристик за счет циклического суммирования по модулю два сдвинутых во времени копий случайных последовательностей. Синхронная случайная двоичная последовательность с (1-1)-го выхода пятого регистра 5 поступает также на первый вход второго сумматора 18 по модулю два, замыкающего кольцо обратной связи второго регистра 2, Происходит третий этап выравнивания статистических характеристик (полностью аналогичный второму этапу) и одновременное преобразование синхронной одноразрядной случайной последовательности в 1-разрядный случайный код, В седьмом такте режима формирования случайного числа блок 10 управления выдает сигналы, под действием которых прекращается формирование асинхронного случайного процесса, Случайный код с выходов второго регистра 2 и пятого регистра 5 через первый мультиплексор 11 и второй мультиплексор 12 поступает на первый вход блока 23 сумматоров по модулю два, Из блока 10 памяти по первому выходу считывается содержимое 3 и по срезу СИ записывается в четвертый регистр 4. Информация с выхода четвертого регистра 4 через шестой мультиплексор 16 поступает на второй вход блока 23 сумматоров по модулю два. Результат суммирования по модулю два поступает без сдвига на выход третьего мультиплексора 13 и записывается в 3 блока 10 памяти. Таким образом, в младший 1-й разряд 3 записывается символ обратной связи. В восьмом такте из блока 10 памяти по первому выходу А считывается содержимое 3 и по срезу СИ эта информация записывается в четвертый регистр 4 и третий регистр 3 соответственно, С выхода младшего 1-го разряда выхода третьего регистра 3 символ обратной связи поступает на информационный вход второго регистра 9 и записывается в него по фронту следующего СИ, Информация с выхода четвертого регистра 4 через шестой мультиплексор 16, блок 23 сумматоров по модулю два и третий мультиплексор 13 поступает на информационный вход бло ка 10 памяти и записывается в 3, В девятомтакте иэ блока 10 памяти по первому выходу считывается содержимое 5 и па срезу СИ записывается в четвертый регистр 4. Информация с выхода четвертого регистра 4 10 через шестой мультиплексор 16 и блок 23сумматоров по модулю два поступает на вторую группу входов третьего мультиплексора 13, который передает ее на свой выход со сдвигом в сторону младших разрядов, 15 при этом в освобождающийся разряд черезпятый мультиплексор 15 заносится символ .обратной связи с выхода второго триггера 9.Информация с выхода третьего мультиплексора 13 записывается в В 5 блока 10 памяти, 20 В десятом такте формируется новое содер-.жимое й 2 блока 1.0 памяти из содержимого Я 1: из блока 10 памяти считывается содержимое й 1 и по срезу СИ записывается в четвертый регистр 4. Информация с выхода 25 четвертого регистра 4 через шестой мультиплексор 16, блок 23 сумматоров по модулю два и третий мультиплексор 13 поступает без сдвига на информационный вход О блока 10 памяти и записывается в В 2, В один надцатом такте аналогично формируетсяновое содержимое блока 10 памяти из содержимого ВО. В двенадцатом такте из блока 10 памяти считывается содержимое 5 по первому выходу А и содержимое ВО по вто рому выходу ОВ. По срезу СИ эта информация записывается в четвертый регистр 4 и третий регистр 3 соответственно, С выхода третьего регистра 3 содержимое КО через первый мультиплексор 11 и второй мульти плексор 12 поступает на первый вход блока23 сумматоров по модулю два, на второй вход которого через шестой мультиплексор 16 поступает содержимое 5 с выхода четвертого регистра 4. Результат поразрядного 45 сложения по модулю два через первую группу входов третьего мультиплексора 13 поступает без сдвига на его выход и записывается в ВО блока 10 памяти, В следующих четырех тактах (с тринадцатого по 50 шестнадцатый) формируется случайный коданалогично тактам с третьего по шестой. В семнадцатом такте формирование асинхронного случайного процесса прекращается и формируется случайное число путем 55 суммирования по модулю два случайногокода и псевдослучайного числа из ВО блока 10 памяти, чем достигается окончательное выравнивание статистических характери- стик случайного числа до требуемых уровней (за счет порядка характеристическогополинома). Из ВО блока 10 памяти считыва- на второй адресный вход узла 27 заданияется по первому выходу ОА считывается микрокоманде качествемладших разрядовпсевдослучайное число и по срезу СИ запи- адреса следующей микрокоманды. Старшийсывается в четвертый регистр 4, с выхода разряд адреса следующей микрокомандыкоторого через шестой мультиплексор 16 5 поступает на первый адресный вход узла 27оно поступает на второй вход блока 23 сум- задания микрокоманд с третьего входа бломаторов по модулю два, Случайный код из ка 24 управления. Таким образом формирувторого регистра 2 и пятого регистра 5 через ется полный адрес следующейпервый мультиплексор 11 и второй мульти- микрокоманды, которая поступает с выходаплексор 12 поступает на первый вход блока 10 узла 27 задания микрокоманд на информа 23 сумматоров по модулю два, с выхода ко- ционный вход регистра 28 микрокоманд, заторого сформированное случайное число писывается в него и выдается в качествепередается без сдвига через третий мульти- очередной микрокоманды, По адресу 00,0плексор.13 на информационный вход перво- в узле 27 задания микрокоманд записанаго регистра 1 и записывается в него по 15 микрокоманда, соответствующая первомуфронту следующего СИ. Запись в блок 10 такту режима формирования псевдослучайпамяти в семнадцатом такте не производит- ного числа, а по адресу 100 - соответствуся. В восемнадцатом такте блок 24 управле- ющая первому такту режима формированияния останавливается, На выход "раб" . случайного числа, Останов блока 24 управ- .генератора поступает логический ноль, сви ления производится следующим образом, Вдетельствующий о завершении режима. микрокомандах, соответствующих такту осПо следующему сигналу "пуск" блок 24 танова, на вход К триггера 29 запуска постууправленияинициируетлиборежимформи- пает логическая единица, а нарования псевдослучайного числа, либо ре- информационный вход регистра 26 адресажим формирования случайного числа в 25 передается нулевой адрес. По срезу СИ нузависимости от вида формируемых чисел, левой адрес записывается в регистр 26 адзадаваемого по входу "режим" генератора. реса, а триггер 29 запуска устанавливаетсяБлок 24 управления работает следую- в нулевое состояние, Логический ноль с выщим образом. хода триггера 29 запуска блокирует прохожПо сигналу "сброс", поступающему на 30 дение СИ на синхровходы регистра 26второйвходблока 24 управления,триггер 29 адреса и регистра 28 микрокоманды, а такзапуска, регистр 26 адреса и регистр 28 мик- же поступает на второй выход блока 24 упрокоманды устанавливаются в нулевое со- равления, сигнализируя о завершениистояние, Элемент И 30 блокирует формирования очередного числа, С прихопрохождение СИ с выхода генератора 31 35 дом следующего сигнала "пуск" на входах 1тактовых импульсов на синхровходы регист- и Ктриггера 29 запуска одновременно будутра 26 адреса и регистра 28 микрокоманды. присутствовать логические единицы, поэтоНа входы 3 и К триггера 29 запуска 29 запу- му по срезу СИ триггер 29 запуска устаноска поступают логические нули, а триггер витсявединичноесостояние.Далееблок 24остается в нулевом состоянии до прихода 40 управления работает аналогично, Генерасигнала "пуск" по первому входу блока 24 тор может быть реализован, например науправления на вход 1 триггера 29 запуска. основе микропроцессорных секцийПо срезу СИ триггер 29 запуска устанавли- К 1804 ВС 2, причем функции второго мульти- .вается в единичное состояние и на второй плексора 12 и блока 23 сумматоров по модувыход блока 24 управления поступает логи лю двареализуются вческая единица, Следующие СИ через эле- . арифметико-логическом устройстве испольмент И 30 поступают на синхровходы зуемыхсекций.регистра 26 адреса и регистра 28 микроко- Преимуществом предлагаемого генераманды, причем запись в регистр 28 микро- тора по сравнению с известным является то,команды производится при логической 50 что он позволяет формировать случайныеединице на его синхровходе, а запись в ре- числа на основе физической неопределен- .гистр 26 адреса - по срезу импульса на его ности,синхровходе, Таким образом, в начале каж- ф о р мул а изоб рете н и ядого такта на выходы регистра 28 микроко, Генератор случайных чисел, содержаманды выдается очередная микрокоманда, 55 щий первый и второй регистры, блок памяС выхода регистра 28 микрокоманды адрес ти, блок сумматоров по модулю два и блокследующей микрокоманды поступает на ин- управления, вход "Пуск" которого являетсяформационный вход регистра 26 адреса и; одноименным входом генератора, инфорзаписывается в него по среду СИ. Этот ад- мационный выход которого соединен с вырес с выхода регистра 26 адреса поступает ходом первого регистра, первый выходблока управления соединен с синхровходом второго регистра. о т л и ч а ю щ и й с я тем, что, с целью расширения функциональных воэможностей генератора за счет исключения периодичности формируемой последовательности, в него дополнительно введены третий, четвертый и пятый регистры, шесть мультиплексоров, первый и второй сумматоры по модулю два, первый и второй эле.менты И, первый и второй элементы ИЛИ, шинный формирователь, первый и второй триггеры, генератор импульсов, выход которого соединен с первым информационным входом шинного формирователя, выход которого соединен с выходом третьего регистра по схеме МОНТАЖНОЕ ИЛИ и с первым информационным входом первого мультиплексора, выход которого соединен с первым информационным входом второго мультиплексора, второй информационный вход которого соединен с входом задания константы "0" генератора, а выход - с первым входом блока сумматоров по модулю два, -й разряд выхода которого (=1;, где- разрядность формируемых чисел) соединен с -м входом первого сумматора по модулю два, -м входом первой группы информационных входов третьего мультиплексора и (+1)-м входом второй группы информационных входов третьего мультиплексора, -й вход первой группы информационных входов которого соединен с -м разрядом выхода блока сумматоров по модулю два, -м входом первого сумматора по модулю два и с первым информационным входом четвертого мультиплексора, второй информационный вход которого соединен с выходом первого сумматора по модулю два, (+1)-й вход которого соединен с выходом пятого мультиплексора и первым входом второй группы информационных входов третьего мультиплексора, выход которого соединен с информационным входом первого регистра, входом первого элемента ИЛИ, вторым информационным входом шинного формирователя, информационным входом блока памяти и первым информационным входом шестого мультиплексора, выход которого соединен с вторым входом блока сумматоров по модулю два, а второй информационный вход - с выходом четвертого регистра, информационный вход которого соединен с первым выходом блока памяти, второй выход которого соединен с информационным входом третьего регистра, синхровход которого соединен с синхровходами второго, четвертого и пятого регистров, тактовым входом блока памяти, первыми входами первого и второго элементов И и с первым выходом блока управления вход "Сброс" ко 20 25 30 40. стого мультиплексоров, входами задания 45 50 55 5 10 15 торого является одноименным входом генератора, вход "Режим" которого соединен с одноименным входом блока управления, второй выход которого является выходом "Конец работы" генератора, выход "Сбой" которого соединен с прямым выходом первого триггера и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом первого элемента ИЛИ, а выход - с информационным входом первого триггера, синхровход которого соединен с синхровходом первого .регистра и с выходом первого элемента И, выход второго элемента И соединен с синхровходом второго триггера, и 1 формационный вход которого соединен с -м разрядом выхода третьего регистра, а выход - с первым входом пятого мультиплексора, второй вход которого соединен с первым входом второго сумматора по модулю два и с ( - с)-м выходом (11) пятого регистра, информационный вход которого соединен с выходом четвертого мультиплексора, второй вход второго сумматора по модулю два соединен с Е-м разрядом выхода второго регистра, информационный вход которого соединен с выходом второго сумматора по модулю два, )-й =Г 3) разряд выхода второго регистра соединен с)-м разрядом второго информационного входа перваго мультиплексора, 9-й разряд (9=1+1,) второго информационного входа которого соединен с (ц-Ц-м разрядом выхода пятого регистра, третий и четвертый выходы блока управления соединены соответственно с первым и вторым адресными входами блока памяти, вход управления записью-чтением которого соединен с пятым выходом блока управления, шестой выход которого соединен с управляющими входами пятого и шережима второго и пятого регистров и входами разрешения третьего состояния третьего регистра шинного формирователя, седьмой, восьмой и девятый выходы блока управления соединены с управляющими входами первого, второго и третьего мультиплексоров соответственно, десятый и одиннадцатый выходы блока управления - с вторыми входами второго и первого элементов И соответственно, двенадцатый выход - с входами сброса первого и второго триггеров,2. Генератор по п.1, о т л и ч а ю щ и йс я тем, что блок управления содержит триггер, элемент И, регистр адреса, регистр микрокоманды, узел памяти микрокоманд и генератор тактовых импульсов, выход которого соединен с синхровходом триггера, первым входом элемента И и первым выходом блока, второй выход которого соединен с вторым входом элемента И и прямым выходом триггера, вход 1 которого является входом "Пуск" блока, вход "Сброс" которого соединен с входом установки в "0" триггера и входами сброса регистра адреса и регистра микрокоманды, синхровход которого соединен с выходом элемента И и с синхровходом регистра адреса, информационный вход которого соединен с первым выходом регистра микрокоманды, второй выход которого соединен с входом "К" триггера, выходы с третьего по двенадцатый регистра микрокоманды являются выходами соответственно с третьего по двенадцатый блока, третий вход которого соединен с первым адресным входом уз ла памяти микрокоманд, второй адресныйвход которого соединен с выходом регистра адреса, выход соединен с информационным входом регистра микрокоманды, вход управления записью-считыванием является 10 входом "Режим" блока.