Устройство адресации многопроцессорной вычислительной машины

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН С 06 Р 93 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙОПИСАНИЕ ИЗОБРЕТН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54)(57) УСТРОЙСТВО АДРЕСАЦИИ МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ,содержащее блок элементов И-ИЛИ,буферный регистр, блок памяти, блокэлементов И, сумматор, первая группавходов сумматора подключена к группе выходов блока памяти, о т л и -ч а ю щ е е с я тем, что, с цельюрасширения функциональных возможностей за счет формирования адресовкоманд, реализующих множество рабочих программ для множества локальных вычислителей, в него введенблок микропрограммного управления,состоящий из триггера, генератора им"пульсов, адресного регистра, накопителя микропрограмм и регистра микрокоманд, восемь выходов которогосоединены соответственно с управляющим входом буферного регистра, управ. -ляющими входами записи и чтения блока памяти, с управляющим входом блока элементов И, с входом младшего разряда сумматора, с обнуляющим входомтриггера и с первым и вторым сигнальными выходами устройства, информаци,.ЯО 1129613 онные входы регистра микрокоманд подсоединены к информационным выходам накопителя /микропрограмм, два разрядных выхода которого связаны с первым и вторым управляющими входами блока элементов И-ИЛИ, группа выходов блока элементов И-ИЛИ соединена с/ группой входов буферного регистра,группа выходов которого соединена с группой информационных входов блока элементов И, группа выходов которого соединена с второй группой входов сумматора, группа выходов которого соединена с первой группой входов блока элементов И-ИЛИ и с группой выходов устройства, вторая 19 группа входов блока элементов И-ИЛИ соединена с группой информацйонных входов устройства и с первой группой информационных входов адресного регистра, вторая группа информационных входов которого соединена с первой группой адресных выходов накопителя микропрограмм, вторая группа выходов которого соединена с первой группой адресных входов блока памяти, вторая группа адресных входов которого соединена с группой кодовых входов устройства, единичный выход триггера соединен с сбросовыми входами буферного регистра, регистра микрокоманд и с первым синхровходом адресного регистра и с входом запуска генератора импульсов, прямой выход которого соединен с вторым синхровходом адресного регистра, инверсный выход генератора импульсов связан с синхровходом регистра микрокоманд, выходы адресного регистра соединены с группой адресных входов накопителямикропрограмм, группа выходов буфер"1129613 ного регистра соединена с группой информационных входов блока памяти, так 1Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных и много- программных вычислительных системах и комплексах, 5Известно многопрограммное устройство управления памятью многопроцессорной вычислительной системы, содержащее блок приема информации, блок памяти, блок классификации за просов, блок упаковки командного слова 1 .Недостатком такого устройства является сравнительно ограниченные функциональные возможности, не поз волякяцие формировать адреса сразу для нескольких рабочих программ, реализуемых несколькими процессорами.Наиболее близким по технической сущности к изобретению является уст ройство для формирования адресов ЦВМ, содержащее первый коммутатор, регистр команд, дешифратор кода операций, дещифратор адреса, блок элементов И, .дешифратор микроопераций, ге нератор тактовых импульсов, сумматор, буферный регистр, блок памяти, ре-. гистр реконфигураций, второй коммутатор, дешифратор реконфигураций, причем первый вход первого коммута- З 0 тора является информационным выходом устройства, второй выход первого коммутатора соединен с первым информационным входом регистра команд И с первым входом блока памяти, первый ивторой разрядные выходы регистра команд соединены соответственно с первым и вторым входами дешифратора кода операций, третий разрядный выход регистра команд соединен с входом дешифратора адреса, четвертый разрядный выход регистра команд соединен с пер- вым входом блока элементов И, выход дешифратора кода операций соединен с первым входом дешифратора микроопе.45 раций; выход дешифратора адреса сое-: динен с вторым входом дешифратора, иикроопераций, первый выход блока элементов И соединен с первым входом товый вход устройства соединен с. тактовым входом триггера. 2сумматора, группа выходов генератора тактовых импульсов соединена с группой управляющих входов дешифратора микроопераций, первый выход дешифратора микроопераций соединен с первым входом буферного регистра, второй вход которого соединен с выходом сумматора, второй вход сумматора соединен с выходом блока памяти, выход буферного регистра соединен с вторым входом первого коммутатора, а первый выход второго коммутатора соединен с вторым входом блока памяти, второй выход блока элементов И соединен с первым входом второго коммутатора, второй вход второго коммутатора соединен с выходом дешифратора реконфигураций, группа разрядных выходов регистра реконфигураций соединена с группой входов дешифратора реконфигураций, управляющий вход дешифратора реконфигураций является первым управляющим входом устройства, информационный вход регистра реконфигураций соединен с вторым выходом первого коммутатора, второй вход сумматора является вторым управляющим входом устройства, разрядный выход регистра конфигурации соединен с вторым информацио;:ным вхо дом регистра команд и с третьим входом дешифратора микроопераций, второй выход дешифратора микроопераций соединен с третьим входом блока памятии с третьим входом первого коммутатора 2 3.Недостатками известного устройства являются сравнительно узкие функциональные возможности, узость класса решаемых задач и сравнительно большие затраты реализующего оборудования. Цель изобретения - расширение функциональных возможностей за счет формирования адресов команд, реапизующих множество рабочих программ для множества локальных вычислителей,Поставленная цель достигается тем, что в устройство адресации многопроцессорной вычислительной машины, со-держащее блок элементов И-ИЛИ, буферный регистр, блок памяти, блок элементов И, сумматор, первая группавходов сумматора подключена к группе выходов блока памяти, введен блокмикропрограммного управления, состоящий из триггера, буферногоимпульсов, адресного регистра, накопителямикропрограмм и регистра микрокоманд, 1 Овосемь выходов которого соединены .соответственно с управляющим входом :буферного регистра, управляющими входами записи и чтения блока памяти,с управляющим входом блока элементов 15И, с входом младшего разряда сумматора, с обнуляющим входом триггера и с первым и вторым сигн,".льнымивыходами устройства, информационные входы регистра микрокоманд подсоединены к информационным выходамнакопителя микропрограмм, два разрядных выхода которого связаны спервым и вторым управляющими входамиблока элементов И-ИЛИ, группа выходов блока элементов И в И соединенас группой входов буферного регистра,группа выходов которого соединенас группой информационных входов блока элементов И, группа выходов которого соединена с второй группой входовсумматора, группа выходов которогосоединена с первой группой входовблока элементов И-ИЛИ и с группойвыходов устройства, вторая группа35входов блока элементов И-ИЛИ соединена с группой информационных входов устройства и с первой группой информационных входов адресного регистра, вторая группа информационных вхо дов которого соединена с первои группой адресных выходов накопителя микропрограмм, вторая группа выходовкоторого соединена с первой группойадресных входов блока памяти, вторая 45группа адресных входов которого соединена с группой кодовых входов устройства, единичный выход триггера соединен с сбросовыми входами буферногорегистра, регистра микрокоманд и спервым синхровходом адресного регистра и с входом запуска генератора импульсов, прямой выход которого соединен с вторым синхровходом адресногорегистра, инверсный выход генератора55импульсов связан с синхровходом регистра микрокоманд, выходы адресного регистра соединены с группой адресных входов накопителя микропрограмм, группа выходов буферного регистра соединена с группой информационных входов блока памяти, тактовый вход устройства соединен с тактовым входом триггера.На чертеже приведена структурнаясхема предлагаемого устройства,Устройство содержит блок 1 памяти,сумматор 2, блок 3 элементов И-ИЛИ,буферный регистр 4, блок элементовИ 5, блок 6 микропрограммного управления. Блок 6 микропрограммного управ"ления включает в себя накопитель 7микропрограмм, регистр 8 микрокоманд,триггер 9, генератор 10 импульсов,адресный регистр 11, тактовый вход12 устройства, группу кодовых входовЬЗ устройства, группу выходов 14 уст.ройства, группу информационных входов,15 устройства, сигналы на выходахмикрокоманды 16-2 1 регистра 8 микрокоманд, сигнальные выходы 22 и 23устройства, сигналы с выходов накопителя - микрокоманды 24 и 25,Блок 6 микропрограммного управления обеспечивает формирование микрокоманд, управляющих работой устройства.Основой блока микропрограммногоуправления является накопитель 7 микропрограмм, представляющий собой постоянное или полупостоянное запоминающее устройство, в ячейках которогозафиксированы микропрограммные слова.Каждой из ячеек соответствует свойадрес, подаваемый на адресный входнакопителя 7 микропрограмм с выходаадресного регистра 11,Синхроимпульс, поступающий по шине 12 запускает триггер 9, которыйсвоим единичным выходом разрешает работу генератора 10 импульсов. Последний формирует на своем прямом и ин-версном выходах взаимоинверсные последовательности импульсов, По положительному фронту триггера 9 и переднему фронту прямой последовательности импульсов в адресном регистре 1фиксируется код адреса, первая частькоторого поступает по входам 15, авторая с накопителя микропрограмм 7от считывания - по предыдущему адресу, в исходном состоянии содержимоерегистра 11 равно 0По переднемуфронту инверсной последовательностиимпульсов с генератора 1 О информация группы выходов накопителя 7 фик-, 112961310 сируется на регистре 8 микрокоманд, где удерживается до следующего перед него фронта инверсной импульсной последовательности. Если в следующем микрокомандном слове одна или нес колько микрокоманд повторяют свое значение как в предыдущем, то длительность микрокоманды на выходе регистра 8 увеличивается на величину еще одного периода генератора импульсов и т.д.Из указанного выше следует, что условием работы блока микропрограммного управления является то, что время выборки информации из накопи теля микропрограмм 7 должно быть меньшеполупериода частоты импульсной последовательности, формируемой генератором 10 импульсов, на величину времени, необходимого для за писи этой информации в регистр 8 микрокоманд или адресный регистр 11. Причем в каждом текущем микропрограммном слове зафиксирован адрес следующего микропрограммного слова. Такая микропрограмма может выполняться циклически, если в последнем микропрограммном слове зафиксировать адрес первого микропрограммного слова. Прервать эту последовательность выполне-щ ,ния микропрограммы может только микрокоманда с выхода 20, по заднему фронту которой триггер 9 установится в нулевое состояние, а обнуленный при этом единичный выход триггера 9 запретит формирование импульсной последовательности генератором 10 и сбросит на нуль регистры 11 и 8. Таким образом блок микропрограммного управления будет приведен в исходное состояние.Таким образом, при формировании последовательности адресов на выходе регистра 8 микрокоманд формируется последовательность микрокоманд и 45 адресных кодов, длительность которых зафиксирована количеством единиц в соседних адресах по соответствующему разряду в зоне микроврограммного накопителя 7.50Основоч операционной части устройства является блок 1 памяти. Все поле адресов этого блока разбито на зоны, в каждую из которых входит груп. па ячеек. Количество указанных зон определяется количеством обслуживаемых абонентов (процессоров), При подаче этих адресных кодов на адрес ный вход блока 1 последний Формируетна своем выходе соответствующую информацию, которая поступает на первый вход сумматора 2, На второй входэтого сумматора через блок элементовИ, управляемый микрокомандой 19, поступает содержимое буферного регистра4, Поразрядное сложение указанных информационных слоев образует адрескоманды или операнда,Вместо содержимого буферного регистра 4 на вход младшего разрядасумматора 2 может быть подана единица 21. Образованная сумма может бытьзанесена в блок 1 через блок 3,управляемый микрокомандой 24. Приэтом код суммы фиксируется на буферном регистре 4, передним Фронтом микрокоманды 1 б, а затем при подачена вход записи блока 1 микрокоманды17 производится запись информации,зафиксированной на регистре 4, в ячейку блока 1, адрес которой подан наадресный вход блока 1 от накопителя7 микропрограмм, зона, в которой находится эта ячейка, определяется кодом, подаваемым с группы входов 13,Аналогичным образом производитсязапись информации, поступающей погруппе входов 15, с той лишь разни -цей, что запись этой информации врегистр 4 производится через блок 3элементов,И-ИЛИ под управлением микрокоманды 25.Загрузка этой информации в блок 1производится для обновления (замены)содержимого соответствующих счетчиков и индексных констант.Сформированный адресный код подается во внешние (по отношению к предлагаемому.устройству) устро .ства через группу выходов 14, Причем трансляция адреса команды на группу сопровождается сигналом на выходе 22, аадреса операнда - сигналом на выходе23Работа устройства при формировании адреса команды по запросам процессоров начинается с исходного состояния, при котором регистры адреса11, микрокоианд 8, буферный регистр4, а также триггер 9 обнулены.Пуск устройства осуществляетсясинхроимпульсом по входу 12. Этотсинхроимпульс устанавливает в единичное состояние триггер 9. Передним фронтом сигнала со своего единичного выхода триггер 9 Фиксирует кодпризнака адресации, поступающий погруппе входов 15. Этот код определяет базовый адрес микропрограммы,которая зафиксирована в накопителе7 микропрограмм.Эта микропрограмма, 5реализуемая в блоке 6 микропрограммного управления, формирует адрес,указывающий совместно с базовымадресом полный адрес ячейки блока 1,в которой зафиксировано содержимое 10счетчика команд данного процессорапрограммы.При подаче на вход чтения блока 1сигнала 17 по указанному адресу черезвремя выборки информации из блока 1будет считан адрес команды, которыйпоступит на второй вход сумматора 2.Так как. сумматор 2 является комбинационным, то на его выходах, т.е.на группе выходов 14, будет сформирован код адреса данной команды,Этот код сопровождается маркирующимимпульсом мнкрокоманды на выходе 22.Для формирования адреса следующейкоманды на блоке 6 микропрограммного 25управления выделится последовательность импульсов, которая произведетсуммирование единицы к сформированному адресу команды путем подачи микрокоманды 21 на вход младшего разряда сумматора 2. Микрокоманда 24 открывает блок 3 элементов И-ИЛИ, иэтот код поступает на входы буферного регистра 4, где фиксируется передним фронтом микрокоманды 16, пос- З 5ле чего микрокоманда 17 заменяетсямикрокомандой 18, т.е. записью вблок 1. Так как адрес на блоке 1 неизменился, то в ячейку, с которойбыл считан адрес данной команды будет 40записан адрес следующей команды. Затем будет сформирована микрокоманда20, которая сбросит триггер 9 в исходное состояние, а последний приведет в исходное состояние все устройство, сбросив все регистры,Формирование адреса команды приветвлении рабочих программ осуществля.ется следующим образом.Как и в предыдущем случае кодпризнака адресации с группой входов 15сигналом с единичного выхода триггера 9 фиксируется на адресный регистр11, с помощью этого адресного кодавызывается подпрограмма формирования микрокоманд.Микрокоманда 25 разрешает прохождение через блок 3 кода смещения на информационные входы буферного регистра 4, где этот код фиксируется микрокомандой 16.Одновременно на вход записи бло"ка 1 подается микрокоманда 18, а наадресный вход блока 1 - адрес ячейки, в которую должен зафиксироваться код. Этот же кодчерез блок 5,стробируемый микрокомандой 19, черезсумматор 2 поступает на группу выходов.Прохождение этого кода на группувыходов 14 сопровождается сигналомс выхода 22,По адресу команды, сформированному согласно приведенному алгоритму,из запоминающего устройства ЦВМ (непоказано) поступает код команды. Кодкоманды поступает в устройство погруппе входов 15 и сопровождаетсясинхроимпульсом по входу 12. Отличием кода команды от всех предыдущихкодов по группе входов 15 есть наличие кода операции, который совместно с признаком составляет базовый адрес микропрограммы.Задачей устройства адресации при обработке поступившего кода команды является формирование адреса операнда,форьирование адреса операнда производится в следующем порядке.Синхроимпульс с входа 12 установит триггер в единичное состояние и за- . пустит генератор 10 импульсов, который зафиксирует в старших разрядах адресного регистра 11 значение кодовых полей команды. Коды составляют старшую часть адресного кода микропрограммного накопителя, т.е, этот базовый адрес определит микропрограмму формирования адреса операнда для конкретной операции. Причем код признака адресации в зависимости от своего значения обеспечивает кодирование нескольких способов формирования адреса операнда.Непосредственной считается такая адресация, когда адрес указываетсяполем смещения команды, т.е, адресный код кодирующих разрядов поля команды фиксируется на буферном регистре 4, передается через блок 3 и сумматор 2 на группу выходов 14.При необходимости могут быть реа,лизованы и другие способы адресации, в этом случае меняется лишь микпропрограмма в накопителе 7 микро9 1129613 Заказ 9454/39 Тираж 698 , Подписи атеатф, г.Ужгород, ул,Проектная, 4 программ, реализующая эти способы адресации.При выполнении любой из подпрограмм реализующих указанные способы адресации в блоке 6, будут сформированы мик-.5 рокоманды 16 и 25, с помощью кото" рых поле команды, поступающей по входам 15, будет зафиксировано на буферном регистре 4 по переднему фронту микрокоманды 16.,1 ОВ случае непосредственной адресации в микропрограмме, реапизующей этот способ, микрокоманда 17 (чтение блока 1) должна отсутствовать и тогда микрокоманда 25 через блок 3 и сумматор 2 пропустит код на выходы 14. , Этот код будет стробироваться сигналом на выходе 22, сигнализирующем о, том, что на выходах 14 находится адрес операнда команды, которая поступила на устройство по входам 15.Адресация через соответствующий индексный регистр или/самоотносительная адресация производится аналогичным образом микропрограммой, определяемой соответствующим базовым адресом, зафиксированным в старших разрядах регистра 11. При этом блок 6 после запуска триггера 9 выделит соответствующие микрокоманды,Предлагаемое изобретение позволяет расширить функциональные возможности устройства и сократить объем его оборудования.