Устройство для контроля памяти

(21 (22 (46 7 ОО ГОСУДАРСТ 8 ЕННЫИ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ(57) Изобретение относится к вычислительной технике и может быть использовано для контроля полупроводниковых оперативных и постоянных запоминаюших устройств. Целью изобретения является расширение функциональных возможностей за счет контроля блоков оперативной и постоянной памяти и повышение надежности устройства Устройство для контроля памяти содержит регистры адреса 1, 2, 6, коммутаторы 3, 18,блок 13 микропрограммного управления, блоки формирования данных 5 и импульсов записи и чтения 9, регистр 10 числа, блоки 11, 14., 5 сравнения, блок 12 останова, блок О задания частот, блок 20 контроля по модулю два, регистры сдвигающий 21, начального 22 и конечного 23 адресов, команд 24 и результатов контроля 25, блок 26 сопряжения. Перед началом работы управляющая ЭВМ через блок 26 сопряжения загружает ре. гистры 21 - 25. По команде с регистра 24 запускается блок 13 микропрограммного управления, формируюший контролирующий тест. При .обнаружении ошибки блоком 11 сравнения формируется сигнал прерывания. В устройстве обеспечивается режим самоконтроля путем выдачи тестовых воздействий с выходов коммутатора 18 на информационные входы устройства. Предлагаемое устройство обеспечивает возможность управления процессом контроля с помощью ЭВМ. 7 ил.ков оперативной и постоянной памяти и повышение надежности устройства.На фиг, 1 приведена схема предлагаемого устройства; на фиг. 2 - схема блока управления; на фиг. 3 - схема блока форми 10 рования данных; на фиг. 4 - схема блока формирования импульсов записи и чтения; на фиг. 5 - схема блока останова; на фиг. 6 - схема блока микропрограммного управления; на фиг. 7 - схема блока задания частот.Устройство для контроля памяти содержит (фиг. 1) первый 1 и второй 2 регистры адреса, первый коммутатор 3, блок 4 управления, блок 5 формирования данных, третий регистр 6 адреса, первый элемент И 7, .триггер 8, блок 9 формирования импульсов 2 о записи и чтения, регистр 10 числа, первый блок 11 сравнения, блок 12 останова, блок 13 микропрограммного управления, второй 14 и третий 15 блоки сравнения, второй 16 и третий 17 элементы И, второй коммутатор 18, блок 19 задания частоты, блок 20 контроля по модулю два, сдвигающий регистр 21, регистры начального адреса 22, конечного адреса 23, команд 24, результатов контроля 25, блок 26 сопряжения, первый вход 27 устройства, предназначенный для приема контролируемых данных, второй вход 28 устройства, предназначенный для обмена информацией с управляющей ЭВМ или пультом управления, третий вход 29 устройства, предназначенный для приема эталонных данных, четвертый вход 30 устройства, предназначенный для приема сигнала внешнего запуска при работе устройства в составе другихн н Изобретение относится к вычислительной технике и может быть использовано для контроля полупроводниковых оперативных и постоянных запоминающих устройств.Цель изобретения - расширение функциональных возможностей за счет контроля блоустроиств или систем контроля, пятыи вход 31 устройства, предназначенный для приема сигналов внешней тактовой частоты, первый выход 32 устройства, предназначенный для выдачи в блоки памяти сигналов записи и чтения, второй выход 33 устройства, пред- назначенныЙ для выдачи адреса в контролируемую память, третий выход 34 устройства, предназначенный для выдачи данных в контролируемую память, четвертый 35 и пятый 36 выходы устройства, предназначенные соответственно для выдачи сигналов о наличии неисправности и начале нового цикла контроля и используемые при работе устройства в составе других устройств и систем контроля.Блок 4 управления содержит (фиг. 2) счетчик 37, дешифратор 38, сдвигающий регистр 39, первый 40, второй 41, третий 42, четвертый 43 и пятый 44 коммутаторы.Блок 5 формирования данных содержит (фиг. 3) вход 29 эталонных данных, выход 34 контрольных данных, первый 45 и второй 46 регистры данных, первый 47, второй 48 и 40 4 с 55 третий 49 коммутаторы, третий 50 и блок 51 ус лителейБлок 9 формирования импульсов записи и чтения содержит (фиг. 4) первый 52 и второй 53 элементы И, первый 54 и второй 55 усилители, триггер 56.Блок 12 останова содержит (фиг. 5) вход 30 для внешнего запуска, выход 35 для сигнала о неисправности, выход 36 для сигнала о начале нового цикла контроля, триггер 57, первый 58, второй 59 и третий 60 элементы ИЛИ, первый 61, второй 62, третий 63 и четвертый 64 элементы И.Блок 13 микропрограммного управления содержит (фиг. 6) счетчик 65 адреса, блок 66 постоянной памяти (выполненной, например, на основе микросхемы 556 РТ), дешифратор 67, регистр 68 управляющих триггеров, триггер 69, блок 70 контроля по модулю два, первый 71, второй 72, третий 73 и четвертый 74 элементы И.Блок 19 задания частот содержит (фиг, 7) вход 31 внешней тактовой частоты, генератор 75 тактовой частоты, первый 76 и второй 77 элементы И, элемент ИЛИ 78, счетчик 79 и коммутатор 80.Устройство работает следующим образом.Перед началом работы соответствующие входы - выходы устройства коммутируются с выходами - входами контролируемого блока памяти. Затем управляющая ЭВМ начинает выполнение контрольной программы. Для этого в устройство по интерфейсу через блок 26 сопряжения поступает соответствующая информация: в регистр 22 - начальный адрес контролируемого массива памяти, в регистр 23 -- конечный адрес контролируемого массива, в регистры 45 и 46 блока формирования данных - начальные проверочные коды, в регистр 24 - код команды, определяющий режим работы устройства при контроле памяти (тип выполняемого теста, рабочую частоту контроля, циклический или одиночный режим контроля). Команда поступает в устройство последней. Сигнал записи, фиксирующий ее прием в регистр 24, транслируется из него далее в блок 12 оста- нова. Последний устанавливает в 1 триггер 5, обеспечивающий подачу рабочей частоты через элемент И 64 в устройство, и поступает в блок 13 микропрограммного управления. В этом блоке данный сигнал обеспечивает прием кода назначенного теста из регистра 24 команд в счетчик 65 адреса и включает частоту, поступающую с выхода элемента И 73 в качестве сигнала + 1 к содержимому счетчика адреса и на опрос дешифратора 67. С этого момента начинает выполняться микропрограмма.Из блока постоянной памяти выбираются коды, соответствуюгцие назначенной микропрограмме, которая зависит от типа назначенного контролирующего теста. Эти коды поступают на дешифратор 67, сигналы с которого устанавливают в соответствующее положе 123655845 50 55 ние триггеры регистра 68. Управляющие потенциалы этах триггеров поступают в блоки устройства и подготавливают выполнение назначенного контрольного режима. В конце выполнения микропрограммы частота, поступающая в счетчик 65 и дешифратор 67, отключается путем установки триггера 69 в О и включается частота, поступающая с выхода элемента И 72 в блок 4 управления. Этим действием управление от блока 13 передается блоку 4, который осуществляет управле. ние назначенным контрольным режимом.Выполнение микропрограммы сопровождается контролем выбираемых из постоянной памяти кодов по модулю два с помощью блока 70. Если неисправность в ходе программы не фиксируется, то далее выполняется контрольный режим. В том же случае, когда неисправность фиксируется и сигнал об этом с выхода элемента 71 поступает в регистр 25, блоком 26 сопряжения обеспечивается выдача в ЭВМ сигнала прерывания, По этому сигналу обеспечивается выполнение подпрограммы, повторяющей назначение контрольного режима. Если и при повторе фиксируется неисправность, то ЭВМ сообщает об этом оператору,При передаче управления блоку 4 начинается выполнение режима в соответствии с временной диаграммой, реализуемой счетчиком 37 и дешифратором 38, Сигналы с данного дешифратора поступают на коммутатор 40, где они коммутируются в соответствии с назначенным режимом при помощи потенциалов, поступающих из блока 13 и, в ходе выполнения контроля, сигналами, поступающими из блоков 14 и 15 сравнения. Сигнал из блока 14 предварительно проходит селекцию с помощью сдвигающего регистра 39 и коммутатора 41, Селекция вызвана различным количеством циклов проверки заданного массива памяти в различных контрольных тестах.Адреса контролируемых ячеек памяти в коде теста формируются с помощью первого 1, второго 2 и третьего 6 регистров адреса. Разрядность первого регистра определяется числом строк (т), а разрядность второго регистра числом столбцом (и) проверяемой матрицы. Разрядность третьего регистра равна разрядности проверяемого блока памяти (Р). Между этими величинами существует соотношение Р=т+и, Блок 12 сравнения в устройстве служит именно для фиксации момента равенства для данного соотношения. Кроме того, котда регистры 1 и 2 заполняются синхронно, данный блок фиксирует момент нахождения в регистре 6 адреса диагонали контролируемой матрицы памяти. Блок 14 сравнения фиксирует момент равенства текущего и конечного адресов, При помощи элемента И 17 достигается определение момента равенства текущего, базового и конечного адресов, что происходит при окончании проверки заданного массива. Элементы И 7 и 16 предназначены для соот 5 10 15 20 25 ЗО 35 40 ветствующей коммутации регистров адреса при выполнении тестов с различными вариантами перебора адресов. Выдача конкретного адреса в контролируемую память происходит через коммутатор 3, управляемый триггером 8.Формирование контрольных данных происходит в блоке 5 с помощью регистров 45 и 46, информация в которые первоначально поступает из ЭВМ. Информация в этих регистрах изменяется под воздействием сдвигающих импульсов, поступающих из блока 4 управления, В цепи переноса этих регистров включены коммутаторы 47 и 48, Они позволяют формировать в регистрах кроме простых кодов (00, 11, шахматный код, бегущая 1, бегущий О и т. д.) псевдослучайные последовательности. Контрольный код в блоке 5 формируется как за счет указанных изменений в регистрах, так и за счет возможности подключения к выходу блока при помощи коммутатора 49 то одного, то другого регистра. Коммутаторы 47 и 48 управляются блоком 13 микропрограммного управления, коммутатор 49 управляется как блоком 13, так и блоком 4 управления, осуществляющего переключение триггера 50, выход которого подключен к управляющему входу коммутатора. Кроме того, на выход блока может подключаться информация, поступающая из эталонного блока (вход 29). Это используется при контроле блоков постоянной памяти методом эталонного сравнения. Сформированный код выдается в контролируемую память с выхода 3 через усилители 51.Формирование импульсов записи и чтения происходит в блоке 9. Импульсы записи и чтения появляются на выходах элементов И 52 и 53. Условием их появления является отсутствие блокировки из блока 13, соответствующее состояние триггера 56 и наличие опроса элементов 52 и 53 из блока 4 управления. Импульсы записи и чтения поступают в контролируемые блоки памяти через усилители 54 и 55. В процессе контроля предварительно записанная в контролируемые блоки информация считывается и через вход 27 поступает в регистр 10 числа. С выхода этого регистра данные поступают в блок1 сравнения и в блок 20 контроля по модулю два. В блоке 11 происходит сравнение контрольных данных, поступающих из блока 5, и данных, принятых из контролируемой памяти. В блоке 20 контролируемая информация проверяется по модулю два (например, при контроле постоянной памяти). Если неисправность данными блоками не фиксируется, то устройство продолжает работу по выполнению установленного контрольного режима. Конец работы по данному режиму фиксируется появлением сигнала на выходе элемента И 17. Это происходит при сравнении адресов в блоках 14 и1236558 Фор,)гуло. изобретеггия 15. ЭТОТ скакал ПОСТУПВЕТ Б бЛОК 12 ОСта 0- Ва. При Отсугствии блокировки цкклическОГО выполнения контроля он поступает с выхода элемента И 61 в регистр 25 результатов контроля и да.гее Б блок 26, который организует рсрыганис ЭВМ. 10 данному прерывя- НИЮ )ВМ НБЗПБЧВЕТ ОПКСаи 1 Ык СО,")яЗОМ БЫ- полнеНе следующего контрольного теста. Выполнение которого О 1 осдслсно кон. рольной программой. г,.кочакке контрольной прогряг 1 мы фикс)груется ЭВМ, .которая акже сообпгаег Об этом О;ерятоэу. В слчае Обняужения неис)11)2 В 0 Гсй В Олоках 11 кли а 0 )ыРабатывастси соОГвс.- ств 1,01 пий скгна;. Эти сигналы постхпакт Б блок 12 и при отсутствии блокироьки неис- ГгравностеЙ останавливают 1 аботу устройсгва путем установки Б;О триггера 57 через элемент И,Г 1 И 59), блокируя поступление частоты в устройство, поступают Б регистр 25. Далее следует прерыВанис ЭВМ, кот 01)ая Бы. ХОДИТ На трсбуСМч 10 Поднро 1 а ММу;, 110 ДП 1 ОГ рамма определяется кодом прерыания, сфор мированпол Б реГРсре 25).Подпроракма Выполняется О зяложе. НОму алГоритму и мокег НО,учить ДООлни. тельные данные для анализа контроля: сосчитягь данные из блока 5, контролируемые данные из регистра 10 и адрес неиспрязности из коммутатора 3. Г целью уточнения характера НСРСираностР и се локализации программной могут быть нязначс;ы необходимые контрольные тесты. Вся кнформац я о результатах контроля Выдастся оператору с помощью периферийогс оборудования, 1 Одключенпого к ЭВМ.Ра)ОЧ 2 Я ЧБСТОТ 2 КНГРОД Я З 2 ДЯЕТС Б блоке 19 задания частот. Это определяется КО- дом, прин 51 тьм Б рсГистр 24 когч 1 Р 1 нды который управляет коглмутатором 80, подключающим соответствуюгцкй выход счетчика 79. Частота пя д 2 нпый счстчик ъОжет поступяГь как с внутреннего 75. так и Вненего гепеватопя тактовой частоты.Кроме выполнения контрольных тестов. устройство обеспечивает проверку гю тестам самоконтроля. Для эг 01 О ЭБМ нязнячяет тссты, пров(1)я 101 пке Бьп 1)ботку инф 01)гяцик,. ПОСТУПЯЮПЕИ Б КОРТРОЛК)РУЕМУ 10 ПЯГ 51 ТЬ: Р ", - рес., данные, сигналы записи к чтении. С: эой целью Б устройство введены коммутагор 18 и сдвигао пий регистр 21. Г 1 ри проверке работы схем формровяпия ядеса к,12 пьгх ЭВМ задяег Одинякоые зяконь Их Рзменения и подклкчает выход 33 адрес) с Омсщью коммут)ггора 18 к входу данных 27. Затем запускается режим сравненн ядрс; с данными, Быработаннь:ми блоком 5. Ис равность проверяемых частей ус;ройствя фиксируется так, как к при опгсделсгик работосг:с- собностР Конгролир(мой памяти.Прк проверке Выдачи сигналов записи . чтения работа Ггроисхогкт следуопи: Образом. ЭВМ назначает выполнение одиночного цккла. например записи. Время появления ск: нала записи фиксируется на сдвигающем регистре 21 ггозиционным кодом за счет подачи на его в определенное время сдвигающих импульсов из блока 13. Далее этот код коммуткруется с помощью коммутатора 18 с входом 27, а затем на блоке 11 происходит сравнение этого кода с заранее определенным кодом, который передается из ЭВМ в регистры блока 5, Подобным образом определяется и правильность выдачи сигнала чтения. Ус ройсто для контроля памяти, содержап,ее блок микропрограммного управления, первый и второй выходы которого соединены соответственно с одним входом блока формирования импульсов записи и чтения и с пер; вым Входом первого элемента И, выходыпсрво и второй групп блока микропрограммного управления подключены к входам первой гэугп)ы блока формирования данных и б. ока упраленкя, выходы исрвой, второй, третьей, четвертой к пятой групп которого 7." соединены соответственно с информацион:ыми Входами первого, второго и третьего регистр)В адреса, с другими входами блока формироанкя импульсов запи;и и чтения и с вхоямк второй группы блока формкрования даных, первый выход блогса "явления под- зГК.ЮЧЕН К ВХОДУ ТРКгГСР, Я ТОРОЙ ВЫХОД соединен с пеРам Входом б.Ока ОстанОВ 2, Гторой вход которого нвляетси ходом внеш:его запуска устройст 2, гоеткй вход подклгочен к выходу первого блока сравнения, ыходы первой группы соединены с входами первой группы блока микропрограммного управления, а первый и второй выходы являются соогветственно выходом неисправности и начала цикла устройства, выход триггера подключен к управляющему входу первос 1) ГО КОММУТБТОРЯГ, ИНфОРМВПИОННЬ 1 Е ВХОДЫпервой, второй и третьей гпупп которого соединены соответственно с вьходами первого, второго и третьего регистров адреса, а выхо- Д 1 51 ВЛЯ 10 ТСЯ 2 ДРССНЫМИ БЫХОДЯМИ УСТРОЙСТ Ба, входы первой гругПы пегвого блока срав: 1 Бия подключены к выходам первой группы блока формирования данных, выходы второй группы которого являются кнформацион 1 ьми выходами устройства, я входы третьей Групггы эторымк информационными Входами устройства, входы второй группы первого блока срявнепкя соединены с выходами ре- Г.стгя числа., входы которого являются перБы(и информационными входами устройства, Выход блока формирования импульсов записи и ч;ечия является выходом записи-чтения ,стройстпя, управляющий выход первого регистра ад(сса подключен к второму входу первого элемента И, выход которого соединен с угу.являюцим входом второго регистра ад 1236558реса, отличающееся тем, что, с целью повышения надежности устройства, в него введены второй и третий блоки сравнения, второй и третий элементы И, второй коммутатор, блок задания частоты, блок контроля по модулю два, сдвигающий регистр, регистры начального и конечного адресов, регистр команд, регистр результатов контроля и блок сопряжения, причем входы первой группы блока сопряжения соединены с выходами регистра числа и входами блока контроля 10 по модулю два, выход которого подключен к четвертому входу блока останова, входы второй группы блока сопряжения соединены с входами первой группы второго блока сравнения и второго коммутатора и с выходамиц 75 первого коммутатора, а входы третьеи и четвертой групп подключены к выходам регистра результатов контроля и к выходам первой группы блока формирования данных соответственно, выходы блока сопряжения соединены с входами регистров конечного и начального адресов, регистра команд и с входами четвертой группы блока формирования данных,а двунаправленные входы (выходы являются входами) - с выходами сопряжения устройства, выходы регистра конечного адреса подключены к входам второй группы второго блока сравнения, выход которого соединен с первым входом блока управления и с первым входом третьего элемента И, второй вход которого подключен к выходу третьегок 8 олИ блока сравнения и к второму входу блока управления, а выход соединен с пятым входом блока останова, выходы регистра начального адреса подключены к входам второй группы блока управления, выходы регистра команд соединены с входамн второй группы блока микропрограммного управления, с входами первой группы блока останова и с входами группь блока задания частот, вход которого является тактовым входом устройства, а выход подключен к шестому входу блока оста- нова, выходы второй группы которого соединены с информационными входами регистра результатов контроля, управляющий вход которого подключен к третьему выходу блока микропрограммного управления, четвертый выход которого соединен с первым входом второго элемента И, а выходы третьей и четвертой групп подключены соответственно к входам второй группы второго коммутатора и к информационным входам сдвигающего регистра, выход второго элемента И соединен с управляющим входом третьего регистра адреса, а второй вход подключен к управляющему выходу второго регистра адреса, входы первой, второй и третьей групп третьего блока сравнения соединены с выходами первого, второго и третьего регистров адреса соответственно, выходы второго коммутатора подключены к первым информационным входам устройства. а управляюший вход соединен с выходом записи-чтения устройства.кб236558 кубкФ кФк 7 атГ Ри Составитель О. Иса дактор М. Бланар Техред И. Верес к аз 3015/56 Тираж 543 ВНИИПИ Государственного комите по делам изобретений и откр 113035, Москва, Ж - 35, Раушская н филиал ППП Патент, г. Ужгород, ул.