Устройство для преобразования двоично-десятичного кода в двоичный код и обратно

(5) 5 03 М 7/1 ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ1 РИ ГКНТ СССР. АЙЕМ ОПИСАНИЕ ИЗОБРК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Изобретение относится к вычислитель- ния старшей единицы, сумматор, шифратор ной технике и может быть использовано для двоично-десятичных чисел, формирователь быстрого преобразования двоично-десяти- . двоичного эквивалента, девять элементов чного кода в двоичный код и обратно ИЛИ, девять схем сравнения и дешифраторИзвестно устройство для преобразова- двоична-десятичного кода.ния двоично-десятичного кода в двоичный Недостатками известного устройства код, построенное по однотактному принци- являются относительное низкое быстродей- (Л пу и содержащее блок суммирования, состо- ствие и большое количество аппаратуры. (Я ящий иэ многовходовых одноразрядных Наиболее близким к предлагаемому яв- ( р сумматоров ляется устройство для преобразования двоНедостатками известного устройства . ично-десятичного кода в двоичный код и являются относительно низкое быстродей-: обратно, построенное по многотактному ствие и ограниченные функциональные.воэ- принципу и содержащее двоичный регистр, можности из-эа невозможности обратного две группы коммутаторов, группу формиропреобразования кодов. вателей тетрадных эквивалентов, блок сум- аИзвестно также устройство для преоб- мирования, блок . сравнения и разования двоично-десятичного кода в дво- распределитель импульсов, причем шины ичный код и обратно, построенное по двоичного числа соединены с первыми иноднотактному принципу и содержащее ре- формационными входами коммутаторов гистр двоичного числа и последовательно первой группы, вторые информационные соединенные каскады преобразования, входы которых соединены с выходами раскаждый из которых содержит блок выделе- пределителя импульсов, выходы коммчтзтовавайю(71) Научно-исследовательский инстиэлектронных вычислительных машин(56) Авторское свидетельство СССРМ 451991, кл. Н 03 М 7/12, 1974,Авторское свидетельство СССРМ 773616, кл. Н 03 М 7/12, 1979,Авторское свидетельство СССРМ 32853, кл. Н 03 М 7/12, 197.(54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ КОД И ОБРАТНОут . (57) Изобретение относится к вычислительной технике и может быть применено для быстрого преобразования чисел из двоичной системы счисления в десятичную и об. ратно, Целью изобретения являетсяповышение быстродействия, Устройство содержит группу формирователей тетрадных . эквивалентов, группу узлов тетрадного суммирования, группу узлов преобразования двоичного кода в десятичный код, группу коммутаторов и блок суммирования. 8 илказ 2899 ВНИИПИ Государст Подписноеэ по изобретениям и открытиЖ, Раушская наб., 4/5 СССР и Прои дстяенно-издательский комбинат "Патент", г, ужгород, ул.Гагарина, 1рров первой группы соединены с информационными входами двоичного регистра, вы-, ходы которого соединены с первыми информационными входами коммутаторов второй группы, вторые информационные входы которых соединены с выходами распределителя импульсов, выходы коммутаторов второй группы соединены с, входами формирователей эквивалентов группы, выходы которых соединены с информационными входами блока суммировайия, выходы которого соединены с информацйонными входами первой группы блока сравнения, информационные входы второй группы ко. торого соединены сшинами двоично-десятичзгого числа, управляющие входы коммутаторов первой и второй группы соединены с входом задания режима устройства.Недостатком известного устройства является низкое быстродействие.Цель изобретения - повышение. быстро действия устройства.Поставленная цель достигается тем, чтов устройство для преобраэованйя двоичнодесятичного кода в двоичный код и обратно; содержащее группу формирователей тетрадных эквивалентов, группу коммутаторов и блок суммирования, причем выход блока суммирования является выходом устройства, вход задания режима которого соединен с управляющими входами коммутаторов группы, введейы группа узлов тетрадного суммирования и группа узлов преобразования двойчйого кода в десятичный код, причем информационные входы группы устройства соединены с информационными входами соответствующих формирователей тетрадных эквивалентов группы, выходы которых соединены с входами соответствующих узлов тетрадного суммирования группы, выходы которых соединены с первыми информационными входами соответствующих коммутаторов группы и входами соответствующих узлов преобразования двоичного кода в десятичный код группы, " выходы которых соединены с вторыми информационными входами соответствующих коммутаторов группы, выходы которых соединены с входами соответствующих слагаемых блока суммирования, вход задания режима которого соединен с входами задания режима формирователей тетрадных эквйвалентов группы и с входом задания режима устройства,На фиг,1 приведена структурная схемаустройства для преобразования двоичнодесятичного кода в двоичный код и обратно; на фиг,2 - порядок формирования тетрадных эквивалентов для преобразования дво ично-десятичных кодов в диапазоне 0 - 39999 и двоичных кодов в диапазоне О; на фиг,3 - 7 - примеры построения формирователей тетрадных эквивалентов группы для тетрад с первой по пятую соответственно; на фиг,8 - функциональная схема первого узла тетрадного суммирования группы. Устройство для преобразования содер 10 жит группу формирователей 11-1 П, тетрадных эквивалентов, группу узлов 21-2 п тетрадного суммирования, группу узлов 31- Зп преобразования двоичного кода в десятичный код, группу коммутаторов 41 - 4 щ, блок 5 суммирования, группу 61 - 6 П инфор 15 мационных входов устройства, вход 7 задания режима устройства (и ри преобразовании двоично-десятичного кода сигнал логической единицы подается на ши - на шину 72 входа 7), выход 8 устройства.Информационные входы 61-6,П группы устройства соединены с информэционнйми входами соответствующих формирователей 11-1 п тетрадных эквивалентов группы, вы 25 ходы которых соединены с входами соответствующих узлов 21 - 2 тетрадного суммирования группы, выходы которых соединены с первыми информационными входами соответствующих коммутаторов 41-4 п 30 группы и входами соответствующих узлов 31-Зп преобразованйя двоичного кода в десятичный код груйпы, выходыкоторых соединены с вторыми информационными входами соответствующих коммутаторов 41 - 4 п группы, выходы которых соединены с входами соответствующих слагаемых блока 5 суммирования, вход задания режима которого соединен с входами задания режима формирователей 11 - 1.п, коммутаторов 414 П и входом 7 задания режима устройства, Формирователи 11-1 П предназначены для формирования двоичных и двоично-десятичных тетрадных эквивалентов, В верхней части таблицы на фиг,2 поясняется формирование двоичных тетрадных эквива 45 лентов для преобразования 5-разрядного двоично-десятичного кода, двоичные разряды которого обозначены буквами со штри 50 хами а, б, в, гф, ., с, т, в нижней части таблицы поясняется формирование двоично-десятичных тетрадных эквивалентов для преобразования двоичного кода, двоичные разряды которого обозначены буквами без 55 штрихов а, б, в, г,; и, р. Предполагается,что диапазон преобразуемых двоично-десятичные кодов равен 0 - 39999, диапазон преобразуемых двоичных кодов равен 0-65535. На фиг.2 кружками обведены значения тех двоичных разрядов соответствующих дво 20 ну 71, при преобразовании двоичного кодаичные цифры с выходов элементов И 94-95 и одну двоичную цифру с шины б формирователя 11, на вход одноразрядного двоичного сумматора 18 з - одну двоичную цифру с 5 шины д формирователя 11 на фиг.3, Аналогичным образом подключаются другие входы узла 21 к выходам формирователя 11,Узлы 31 - Зп группы предназначены дляпреобразования в десятичный код результа тов, сформированных в двоичном коде навыходах узлов соответственно 21 - 2 п тетрадного суммирования группы, Они являются узлами комбинационного типа и могут быть построены любым известным спосо бом. 20 25 30 2 ИЛИ 35 40 50 55 ичных и двоично-десятичных эквивалентов,которые зависят только от значений разрядов преобразуемых кодов и не зависят отрежима (направления) преобразования.Значения других двоичных разрядов соответствующих двоичных и двоичНо-десятичных эквивалентов зависят как от значенийдвоичных разрядов преобразуемых кодов,так и от режима преобразования,По таблице на фиг,2 строятся функциональные схемы формирователей 11 - 15,Формирователь 11 содержит элементы И .91 - 918 и элементы ИЛИ 101 - 104, формирователь 12 элементы И 111-1124 и элементыИЛИ 121 - 12 э, формирователь 1 з - элементыИ 131 - 1320 и элементы ИЛИ 141 - 144, формирователь 14 - элементы И 151-151 о и элементы ИЛИ 161 - 1 бз, формирователь 15элементы И 171 - 17 з При подаче на шину 71входа 7 задания режима устройства единичного сигнала в формирователях 11-15 формируются двоичные тетрадные эквивалентыдля исходного преобразуемого дваично-десятичного кода, при подаче на шину 72 входа7 единичного сигнала - двоично-десятичныЕтетрадные эквиваленты для исходного преобразуемого двоичного кода.Узлы 21 - 2 П тетрадного суммирования .группы осуществляют двоичное суммирование массивов тетрад эквивалентов, сформированных на выходах формирователейсоответственно 11-1 п. Узлы 21-2 П могутбыть построены с применением любых известных методов и средств. На фиг,8 в качестве примера показано построение узла 21тетрадного суммирования на одноразрядных двоичных сумматорах 181-181 б. Узел 21осуществляет суммирование двоичныхцифр, сформированных в формирователе11.Порядок передачи информации из формирователя 11 в узел 21 следующий. Например, в формирователе 11 формируются семьдвоичных цифр с весом 21(две цифры поступают из шин д и б, а пять цифр формируются 4на выходах элементов И 91-9 б, Далее этисемь двоичных цифр с весом 2 поступаютна входы одноразрядных двоичных сумматоров 181 - 18 з с весом 2 узла 21, с помощьюкоторых выполняется их двоичное суммирование с передачей возникающих переносовв соседнюю весовую позицию с весом 2узла 21. Порядок подачи этих семи двоичныхцифр на входы одноразрядных двоичныхсумматоров 181 - 18 з произвольный. Например, на входы одноразрядного сумматора181 можно подать три двоичных цифры,сформированные на выходах элементов И91-9 з формирователя 11, на входы одноразрядного двоичного сумматора 182 - две двоС помощью коммутаторов 41-4 П групп осуществляется передача на равновесовые входы блока 5 суммирования, либо двоичных кодов результатов с выходов узлов 212 П, тетрадного суммирования (режим преобразования двоично-десятичного кода в двоичный код), либо десятичных кодов результатов с выходов узлов 31 - Зп преобразования двоичного кода в десятичный код группы (режим преобразования двоичного кода в двоична-десятйчный код).Каждый разряд коммутаторов 41-4 П может быть построен на одном элементе 2 И -Блок 5 предназначен для двоичного(режим преобразования двоично-десятичного кода в двоичный. код) или десятичного (режим преобразования двоичного кода в двоично-десятичный) суммирования результатов, образованных на выходах коммутаторов 41 - 4 П группы, Он может быть построен любым известным способом.Устройство работает следующим образом. Режим преобразования двоично-десятичного кода в двоичный код. После подачи на информационный вход 6 устройства преобразуемого двоично-десятичного кода под действием сигналов на выходе 7 задания режима устройства (по шине 71 подается единичный сигнал, по шине 72 - нулевой сигнал) в формирователях 11 - 1 п группы формируются значения двоичных тетрадных эквивалентов, которые затем суммируются в узлах 21-2 п тетрадного суммирования по правилам двоичной арифметики. Сформированнце на выходах узлов 21 - 2 п группы двоичные результаты с разрешения сигналов на входе 7 устройства передаются через коммутаторы 41-4 П группы в блок 5, где осуществляется их двоичное суммирование, Образованный на выходе блока 5 результат является двоичным эквивалентом поданного на вход устройства двоичнодесятичного кода.Режим преобразования двоичного кода в двоично-десятичный код.После подачи на информационный вход 6 устройства преобразуемого двоичного кода под действием сигналов на входе 7 задания режима устройства (по шине 7 подается нулевой сигнал, по шине 72 - единичный сигнал) в формирователях 11-1 группы формируются значения двоично-десятичных тетрадных эквивалентов, которые затем суммируются в узлах 2 - 2 тетрадного суммирования по правилам двоичной арифметики. Сформированные на выходах узлов 21 - 2 группы двоичные результаты подаются далее в узлы соответственно 31- 3 группы, в которых осуществляется пре. образование двоичных кодов в десятичные коды. С разрешения сигналов на входе 7 . устройства сформированные в десятичном коде на выходах узлов 3-3 результаты передаются через коммутаторы 41 - 4 группы . на равновесовые входы блока 5, в котором осуществляется их десятичное суммирование. Образованный на выходе блока 5 результат является двоично-десятичным эквивалентом присутствующего на входе 6устройства двоичного кода,Предлагаемое реверсивное устройство преобразования позволяет осуществлять быстрое преобразование двоично-десятичного кода в двоичный код и обратно при умеренных апйаратурных затратах, так как для преобразования двоичного кода в двоично-десятичный код эффективно используется аппаратура, предназначенная для преобразования двоично-десятичного кодав двоичный код,Формула изобретения5 Устройство для преобразования двоично-десятичного кода в двоичный код и обратно, содержащее группу формирователейтетрадных эквивалентов, группу коммутаторов и блок суммирования, причем выход10 блока суммирования является выходом устройства, вход задания режима которого соединен с управляющими входамикоммутаторов группы, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродейст 15 вия, оно содержит группу узлов тетрадногосуммирования и группу узлов преобразования двоичного кода в десятичный код, причем информационные входы группыустройства соединены с информационными20 входами соответствующих формирователейтетрадных эквивалентов группы, выходы которых соединены с входами соответствующих узлов тетрадного суммирования. группы, выходы которых соединены с пер 25 выми информационными входами соответствующих коммутаторов группы и с входамисоответствующих узлов преобразованиядвоичного кода в десятичный код группы,выходы которых соединены с вторыми ин 30 формационными входами соответствующихкоммутаторов группы, выходы которых соединены с входами соответствующих слагаемых блока суммирования, вход заданиярежима которого соединен с входами зада 35 ния режима формирователей тетрадных эквивалентов группы и с входами заданиярежима устройства,