Устройство для преобразования избыточного двоичного кода в код со смешанным основанием

ОП НИЕ Союз Советских Социалистических Республик69/1 8-2 ГосудаРстаенный номнтет Совета Мнннстроа СССР ае делам изобретений и открытий(43) Опубликовано 05.08.78,Бюллетень29 (53) УДК (4 Ь) Дата опубликования описания 30.06,78 81,82 088,8 2) Авторы изобретен и И. Жабин, В. И. Корнейчук,. Тарасенк Це ский ордена кой Октябрь щего и сред енина политехнический институт им. 50-летия ой социалистической революции Министерства го специального образования УССР(54 УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ИЗБЫТОЧН ДВОИЧНОГО КОДА В КОД СО СМЕШАННЫМ ОСНОВАНИЕМИзобретение относится к области авгоматики и вычислительной техники иможет быть применено в устройствах сиспользованием различных систем счисления,Известно устройство для преобразования кодов, содержащее сдвиговые ригистры на статических триггерах и логические блоки коррекции 11.Однако такое устройство позволяетвыполнять преобразование только неиэбыточных двоичных чисел,Наиболее близким техническим решением к изобретению является устройстводля преобразования кодов 21 , содержащее П последовательно соединенных сдвиговых регистров, и блоков коррекции.Первый вход т -го ( т2 - И ) блока коррекции соединен с выходом старшего разряда ( 1 - 1 )-го сдвигового регюстра, а первьгй выход т -го блока коррекции - с управляющим входом 1 -госдвигового регистра. Выход т 1 -го сдвигового регистра соединен с первымвходом первого блока коррекции, Первый выхоп блока управления соединен со входами сдвига всех регистров сдвига.Недостатком этого устройства является отсутствие воэможности преобразования исходного кода в код со смешанным произвольно заданным основанием,Предлагаемое устройство отличаетсятем, что в него дополнительно введеныЕт сумматоров связанных с соотввтству 10 0 щимисдвйговыми регистрами, И регистровоснования, выходы которых соединеныс информационными входами соответствующих сумматоров, элемент ИЛИ, входы которого соединены с выходами первого блока коррекции, триггер исходного состояния и три элемента И. Первыевходы элементов И соединены со вторым выходом блока управления, вторыевходы первого и второго элемента И 20 соединены с единичным и нулевым выходом триггера исходного состояния ссответственно, третьи входы соединены свходной шиной приема положительной вдиницы, а выходы - со входами сложения 2. первого и второго разрядов первого сдви737 фду элемента И 7, а единичный - к элементу И 8. Выходы этих элементов свя.заны с первыми управляющими входамисоответственно второго и первого разряд в первого регистра 1. Второй управляющийвход первого разряда этого регистра соединен с выходом элемента И 9.Первая Входная шина преобразователя кода подклю.чены ко входам элементов И 7 и 8, авторая - ко входу элемента И 9.Каждый блок коррекции 4 реализуетсистему уравнений2 з1= Х,Х Х,причем для каждого 1-го (= 2, 3,+1 ) блока коррекции входами Х -Х6соответственно являются выход старшего разряда 5 -го сумматора 3, выходстаршего разряда ("1 ) -го регистра1, шина переноса иэ старшего разряда( 3 -1 ) -го сумматора 3, Выход старшего разряда Й -го регистра 1, четвертый выход блока управления 10 и пятыйвыход 5 + 1 -го блока коррекции (для) -го блока коррекции входом ХБ служит шина переноса из старшего раэрии -го сумматора 3)Выходы 1икаждого 5 -го блока коррекцииподключены к соответствующим управлявщим входам-го регистра 1, выходсвязан с шиной г.эреноса в младший разряд-го сумматора 3, а кшине переноса в младщий разряд первогосумматора 3 подведен выход. втоБрого блока коррекции. Входами Х - Х6первого блока коррекции соответственно являются выход старшего разрядапррвого сумматор, 3, выход старшегоразряда й - го регистра 1, шина переноса иэ старшего разряда 11 -госумматора 3, выход старшего р; зрядаг 1 -го регистра 1 и четвертый выходблока управления 10. Выходыигпервого блока коррекции подключенияко входам элемента ИЛИ 6, а выход- к трет ему управляющему входу первого регистра 1. Остальные входы и выходыпервогоблока коррекции схемы не зщейство.ваны. Следует заметить, ч о сигналы,подающиеся на входы всех блоков коррекции и на управляющий вход регистров2, не зависят от цепей выдачи кода изрегистроц.В исходном сосгоянии (цепи установ.ки исходного состояния на чергеже непоказаны) во всех разрядах регистров 3 618гового регистра соогветственно. Второйвход третьего элемента И соединен свходной шиной приема отрицательной единицы. а ВыхОд со ВхОдОм Вычитанияпервого сдвигового регистра, Выходстаршего разряда 1 -го ( 1 = 1 - . г 1 )и сумматора соединен со вторым входом1 -го блока коррекции, выход переполнения,1 -го сумматора ( 1= 4 - : и ) соединен с третьим входом ( 1 +)-гоблока коррекции, второй выход которогосоединен с входом первого разрядао( 1 + 1 )- го сумматора, Выход старшего разряда 1 -го сдвигового регистра. ( 11 + Ь ) соединен со входомпрямой или инверсной передачи регистраоснования. Выход старшего разряда)5й -го сдвигового регистра соединен,кроме того, с четвертыми входами всехблоков коррекции и с первым входомпервого блока коррекции. Входы передачи кодов всех сдвиговых регистров ивсех регистров оснований соединены стретьим выходом блока управления, четЪертый выход которого соединен с пятыми входами всех блоков коррекции,Шестой вход 1 -го блока коррекции25( 1 ф 2 - г 1 ) соединен с третьимвыходом ( 1 -4 ) - го блока коррекции,Третий выход второго блока коррекциисоединен со входом первого разряда пер.вого сумматора, Выход переполненияЗО- го сумматора соединен с шестымвходом и -го блока коррекции и третьимвходом первого блока коррекции.Структурная ,схема предлагаемогоустройства приведена на чертеже,Устр ство содержит И последователь.но соеди енных сдвиговых регистров 1,имеющих цепи сдвига влево на один разряд и обладающих свойствами реверсив 40ных счетчиков, п регистров основания2 и И комбинационных сулматоров 3.Выходы кадкаждого 1 -го регистра 1 и2 связаны со входами 1 -го сумматора3, выходы которого соединены со входа 45ми 1 -го регистра 1, Выход старшегоразряда 1 -го регистра 1 подключен куправляющему входу 1 -го регистра 2,Устройство также содержит И блоковкоррекции 4, триггер исходного состоя 5 Ония 5, элемент ЙЛИ 6 и элементы 7-9.Блок управления 10 размещен внеустройства, и его первый выход подключен к цепям сдвига регистров 1, второйвыход соединен с управляющими входамиэлементов И 7-9, а третий - с цепямивыддчо кода всех регистров 1 и 2 и сшиной установки в 1 " триггера 5, нулевой выход которого подключен ко вхо618737 1 О 51 записаны единицы триггер 5 находится в состояниуО, вкаждом 1 -ом регистре основания 2 записано число Р -11где Р 1 - основание-й цифры. Число разрядов 1 в каждом 1 -ом регистре 1, регистре 2 и сумматоре 3 должно удовлетворять условию. и может быть разным.для разных 1 В каждом цикле на вход устройства поступает очередная цифра двоичного числа. Наличие сигнала на первой входной шине означает, что принимаемая цифра равна 1, наличие сигнала на второйвходнай шине, что прини 1 аемая цифра равна Т, нулю соответствует отсутствие сигналов на обеих входных шинах. В каждом цикле вычеспения блок управлейия 10 вырабатывает последовательность иэ четырех управляюпих сигналов Т 1, Т 2, ТЗ, Т 4 (номер сигнала соответствует нок,ру выхода блока управления 10), По сигналу Т 1 осуществляется сдвиг влево наторин разряд содержимого регистров 1. Сип- д нал Т 2 поступает на входы элементов И 7-9 и разрешает прием очередно . цифры преобразуемого чсла, который заключается в том, что в первый регистр 1 прибавляется или вычитается единица. Причем если в пер. вом цикле принимается цифра равна 1, то она прибавляется ко второму разряду первого регистря 1, поскольку триггер 5 находится в состоянии "0". В дальнейшем прием очередных цифр 1 происходиг путем йрйбавления едияицьг в - первый - ри= -. - ряд 1 первого регистра 1, так как следующий управляющий сигнал ТЗ в первом же такте: устанавливает триггер 5 в состояние 1 ", Прием цифры Т всегда сос тоит в вычитании единицы иэ первого разряда первого регистра 1, По сигналу ТЗ осуществляется выдача на сумматоры 3 содержимого всех регистров 1 и 2, причем если в знаковом разряде М го 45 регистра 1 записана единица, то содержимое 1 -го регистра 2 передается на сумматор 3 6в прямом коде, а если нуль, то в обратном,Во время суммирования работа блоковкоррекции состоит в том, что они либообъединяют отдельные; сумматоры 3,охватывая их единой цепочкой циклического переноса иэ стсршего разряда вмладщийв случае, если значение знаковых (старших) разрядов соответствующих им регистров 1 совпадает со значением знака всего числа (старшего разряда п -го регистра ф, либо наоборотразобщают сумматоры 3, охватываякаждый иэ них собственной цепочкойциклического перенос( в случае, еслизнак всего числа изнак регистра 1, соответствующего данному сумматору, различны), Кроме того, во время суммирования к сопоржимому-го регистра 1может прибавляться единица по сигналу, либо вычитаться единица по сигналу1 -го блока коррекции, С задержкой на время срабатывания сумматора 3 и регистров 1 после сигнала ТЗблок управления 10 вырабатывает управляющий сигнал Т 4, который поступаетна входы М всех блоков коррекции. Приэтом, если значение старшего (знакового) разряда 1 - го сумматора 3 совпапает со значением старшего разрядаг 1-го регистра 1 (знака всего числа),-й блок коррекции вырабатывает сигнал 1 , по которому происходит приемкода сумматора 3 на 1 -й регистр 1.Для выполнения преобразования необхопимо выполнить 1 т 1 циклоВ, Где Щ - раэрядность двоичного числа.- ,цюиуютмьл - У .д камс --дом .регистре и сумматоре преобразователя кода равно шести, Необходимовыполнить преобразование двоичного числа 101011101 в неоднородную систему счисления с основаниями 14, 2, 3,5 и 10. Результатом такого переводадолжно быть число 00 1 2 4 9.Работа устройства дпя данного числового примера поясняется табл, 1, гпеИС-исходное состояние, а- принимаемая цифра двоичного числа,618737 10Продолжение таблицы Уп 1,Иикл сигнал Грелок 000010 010010 рег. 1 000000 000000 000000 рег, 1 000000 000000 000000 из рег. 2 110010 111110 111101 6 Т 1 000010 010001 1111011 110110 сум, 3 110010 111110 111101 111110 000111 рег. 1 006000 000000 000000 000011 010001 рег. 1 000000 000000 000000 000011 000111 Т 4 Т 1 Т 2 рег. 1 000000 000000 000000 ООГМ 10 001119 рег. 1 000000 000000 000000 000110 001111 1 из рег. 2 110010 11111 О 111101 111011 110110 сум, 3 110010 111110 111110 000010 000101 рег. 1 000000 000000 000001 000111 001111 Т 4 рег. 1 000000 000000 000001 000010 000101 Т 1 рег,1 000000 000000 000010 000100 001010 рег. 1 000000 000000 000010 000100 001010 0из рег. 2+ 1100 0 111110 111101 111011 110110 Т 2 сум. 3 110010 111111 000000 000000 000000 рег. 1 000000 000000 000011 000101 001010 Т 4 рег. 1 000000 000001 000000 000000 000000 Т 1 рег, 1 000000 000010 000000 000000 000000 Т 2 ТЗ рег. 1 000000 000001 111111 111111 111111нз рег. 2 110010 111110 000010 000100 001001 сум, 3 110010 111111 000010 000100 001001 рег, 1 000000 ООООО 1 111111 111111 111111 Т 4 рег. 1 000000 000001 000010 000100 001001 Таким образом, предлагаемое устрой ство позволяет выполнять преобразование чисел из избыточного двоичного кода с цифрами 1, О, 1(неизбыточный дво,ичный код с цифрами О и 1 является его частным случаем) в однородную или неоднородную систему счислении с произвольными основаниями в каждом разряде, При этом замена оснований системы счисления не требует внесения изменений в конструкцию устройства.50Рспользов;,пие предлагаемого устройства для перевода чисел в систему счисления с нечетными основаниями не снижает быстродействия и не требует усложнения схемы. 55 формула изгбретения Устройство для преобразования избыточного двоичного кода в код со смещан 60 ным основанием, содержащее П последовательно соединенных сдвиговых регистров, О блоков коррекции, причем вход-го ( ф = 2 + О ) блока коррекции соединен с выходом старщег разряда ( 1 - 4 ) - гс сдвигового регистра, а первый выход 1 -го блока коррекции - с управляющим входом 1 -го сдвигового регистра, выход о -го сдвигового регис 1 ра соединен с первым . входом первого блока коррекциг, и блок управления, ,ервый выход которого соединен со входами сдвига всех сдвиговых регистров, о т л и ч а ю ш е е с я: тем, что, с целью расщирения функциональных возможностей, в него введены и сумматоров связанных с соответствующими сдвиговыми регистрами, 0 регистров основания, выходы которых соединены с информационными входами соответствую"Патент илиал П ших сумматоров, элемент ИЛИ, входыкоторого соединены с выходами первогоблока коррекции, триггер исходного состояния и три элемента И первые входыкоторых соединен со вторым выходомблока управления; вторые входы пе рвого и второго элементов И соединенс единичным и нулевым выходом триг: ера исходного состояния соответсгвенпо,третьи входы соединены с входной шиной приема положительной единицы, авыходы - со входами сложения первогои второго разрядов первого сдвиговогорегистра соответственно; второй входтретьего элемента И соединен с входнойшиной приема отрицательной единицы, авыход - с входом вычитания первого сдвигового регистра; выход старшего разряда 1 -го ( 1 ф- : И ) сумматорасоединен со вторым входом 1 -го блока коррекции, выход переполнения 1 -госумматора ( 1 = 1 -. О ) через третийвход ивторой выход (14 ) -гоблока коррекции соединен с входом первого разряда ( 1 + Х ) -го сумматора; выход старщего разряг4 -го сдвигового регистра ( 1 е 4 в : й ) соединен со входом прямой или инверсной передачи регистра основания; в х(.д старшего разряда о -го сдвигового регистра соединен с четвертыми входами всех блоков коррекции и с первым входом первого блока коррекции; входы передачи кодов всех сдвиговых регистров и всех регистров оснований соединены с третьим выходом блока управления, четвертый выход которого соединен с пятыми входамн Ьсех блоков коррекции, шестой вход-го блока коррекции ( 1 = 2 в , О ) соединен с третьим выходом (- 1 )-га блоха коррекции; третий выход второг лока коррекции соединен с входом первого разряда первого сумматора; выход переполнения п -го сумматора соединен: шестым входом 1 -го блока коррекции и третьим входом первого бло. ка коррекции.Исто .ники инФормации, принятые во внимание при экспертизе. 1, Авторское свидетельство СССР144642, кл. 60 б Р 5/02, 1965, 2. Патент Великобритании1257075, кл.4 А, 1972. Тираж 826 ПодписиУжгород, ул. Проектная,