Устройство для разделения коррелограмм

З СОВЕТСНИХМАЛИСТИЧЕСНИХ ПУБЛИК ЯО, 143 06 Г 15/3 51) ОПИСАНИЕ ИЗОБРЕТЕН ЕЛЬСТВУ АВТОРСКОМУ С 9.КОРРЕ ме ени ждого одвер я исгОсудАРстВенный кОмитет сссР ПО:ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ(56) Авторское свидетельство ССВ 691866, кл. С 06 Р 15/336, 19Авторское свидетельство СССРВ 783799, кл. С 06 Р 15/31, 19(54) УСТРОЙСТВО ДЛЯ РАЗДЕЛЕНИЯЛОГРАИИ(57) Изобретение относится к ительной и вычислительной техникможет быть использовано для измфункции взаимной корреляции каиз суммы случайных процессов, пнутых разным масштабно-временнь кажениям. Цель изобретения - повыше ние быстродействия. Устройство содержит блок синхронизации 1, блок 2 вычисления сумм частных коррелограмм, коррелятор 3, группы элементов И.4, 17, группу элементов ИЛИ, элементы И 5, 6, 18-20, блок памяти 9, триггеры 10, 16, счетчики 11-13, блоки формирования младших 14 и старших 15 адресов, элементы ИЛИ 8, 21-24. Устройство позволяет вычислять результирующие коррелограммыпо массиву, состоящему из частных коррелограмм, используя для хранения массивов отсчетов частных и результирующих коррелограмм, один и тот же массив ячеек памяти. щ2 з.п. ф-лы, 7 ил,1 ф 39 б 19 Соста Техре рректор С. Черни ктор Л. Гратилл одписное аказ 6080/50 оиэводственно-полиграфическое предприятие, г. ужгород, у ктна ВНИИПИ по д 113035, МИзобретение относится к областиизмерительной и вычислительной техники и может быть использовано дляизмерения функции взаимной корреля 5ции каждого из суммы случайных процессов, подвергнутых разным масштабно-временным искажениям,Цель изобретения - повышение быстродействия. 10На фиг. 1 изображена структурнаясхема устройства для разделения коррелограмм; на фиг, 2 - структурнаясхема блока формирования младших адресов; на фиг. 3 - структурная схемаблока формирования старших адресов;на фиг, 4 - структурная схема блокавычисления сумм частных коррелограмм;на фиг. 5 - направленный граф алгоритма вычисления отсчетов результирующих коррелограмм; на фиг. б - временные диаграммы работы; на фиг. 7 -таблицы состояний входов и выходовблока формирования старших адресов.Устройство для разделения коррелограмм состоит из блока 1 синхронизации, блока 2 вычисления суммчастных коррелограмм, коррелятора 3,первой группы элементов И 4, второго 5 и четвертого 6 элементов И, груп пы элементов ИЛИ 7, третьего элемента ИЛИ 8, блока 9 памяти, первоготриггера 10, второго 11, третьего 12и первого 13 счетчиков, блока 14 формирования младших адресов (БФМА), бло.35ка 15 формирования старших адресов(БФСА), второго триггера 16, второйгруппы элементов И 17, третьего 18,первого 19 и пятого 20 элементов И,четвертого 21, первого 22, пятого 23и второго 24 элементов ИЛИ.Блок формирования младших адресов(фиг2) состоит из селектора-мультиплексора 25, счетчика 26, группы элементов И 27 и сумматора 28,45Блок формирования старших адресов(фиг 3) состоит из группы селекторовмультиплексоров 29 (фиг, 4),Блок вычисления сумм частных коррелограмм (ЧК) состоит из первого 30и второго 31 регистров и сумматора 32,Устройство работает следующим образом.Сигналы Х(г.) и У поступают соответственно на первый и второй инфор 55мационные входы коррелятора 3. Работа коррелятора 3 синхронизируетсяимпульсами, генерируемыми на первомвыходе блока 1 синхронизации и вьглоде счетчика 11, так,что очередные отсчеты ЧК, вычисленные в корреляторе 3, представленные М-разрядным двоичным кодом, поступают на первые входы М элементов И 4 первой группы в порядке, совпадающем с порядком смены состояний счетчика 11.Начало работы устройства совпадает с моментом времени, когда счетчик 13 переходит н состояние ноль и на его выходе возникает импульс, устанавливающий триггер 10 в состояние "0". В соответствии с этим элементы И 4 первой группы и элементы И 18 и 19 оказываются открытыми, а элементы И 17 второй группы и элементы И 5, 6 и 20 оказываются закрытыми. Это соответствует режиму записи отсчетов ЧК, вычисленных коррелятором 3, в блок 9 памяти, Появление каждого нового отсчета ЧК совпадает с передним фронтом импульса, генерируемого на первом выходе блока 1 синхронизации. М-разрядный код очередного отсчета ЧК через группы открытых элементов И 4 и группу элементов ИЛИ 7 поступает на группу информационных входов блока 9 памяти. Запись этих отсчетов в блок памяти осуществляется упомянутым импульсом, поступающим на вход записи блока 9 через элемент ИЛИ 24 по адресу, генерируемому на группах выходов блоков формирования младших 14 и старших 15 адресов, Б рассматриваемом режиме на адресные входы блоков формирования младших 14 и старших 15 адресов с группы информацион-ных выходов счетчика 13 поступает нулевой код, н соответствии с которым коды, генерируемые счетчиком 11 и качестве младшего адреса и код, генерируемый триггером 16 и счетчиком 12 в качестве старшего адреса, поступают через блоки 14 и 15 соответственно на группы входов младшихадресов и старших адресов блока 9 памяти без изменения. Благодаря этому отсчеты первой ЧК записываются н блок 9 памяти по адресам с нулевого по (И,-1)-й, где М - количество отсчетов в ЧК, отсчеты второй ЧК записываются в блок 9 памяти по адресам с И, -го по (2 М,-1)-й и т.д. При этом обеспечивается соответствие младшего адреса, который может принимать значения от 0 до (И,-1)-го, порядковому номеру отсчета очередной ЧК, старшего адреса, который можетпринимать значения от 0 до (Н)-го, порядковому номеру очередной ЧК, Вдное меньшая емкость счетчика 12 (количество разрядов 11 г - 1 которого на единицу меньше требуемого Мг = 1 оя И, где М - количество ЧК восполняется н этом режиме триггером 16, сигнал с выхода которого через открытый элемент И 19 и элемент ИЛИ 23 10 поступает на первый разряд информационного входа блока 15, Процесс записи отсчетов ЧК в блок 9 памятиоканчивается синхронно с моментомвремени, когда счетчик 12 переходит 15в состояние ноль и на его выходе возникает импульс, устанавливающий триггер 10 в состояние "1". При этом вблоке 9 памяти оказываются записанными отсчеты И ЧК измеренных последовательно без разрывов во времени корРелятором 3,В соответствии с новым состоянием "1" триггера 10 элементы И 17 второй группы и элементы И 5, 6 и 20 25оказываются открытыми, а элементыИ 4 перной группы и элементы И 18 и19 оказываются закрытыми Это соответствует режиму расчета отсчетов РК.Для пояснения режима расчета отсчетов РК рассмотрим направленный, граф алгоритма вычисленных отсчетовРК без перестановки адресов ЧК(фиг. 5) . Лля простоты количество МЧК принято равным шестнадцати тогдаИг равно четырем. Слева индексами ККу К 29у К 49 К, обозначены полученные последовательно во временинулевая, первая, вторая, , четырнадцатая и пятнадцатая ЧК (или их 40отсчеты). Справа индексами К (О),К (1), К (2),К (14), К (15)обозначены РК (или их отсчеты), моделирующие изменение задержки междувходными сигналами за общее время 45измерения Т = п М д на ноль, один,два, , четырнадцать, пятнадцатьинтервалов дс соответственно,ф гф 3 ф 4 5 ф ьф. гф 8 50 обозначают операцию суммирования каждого отсчета нижерасположенной коррелограммы с отчетом ньпперасположенной коррелограммы, аргумент которого отличается соответственно для Ю, - на один, И- на два, Ы, - на три, . - на четыре, 1 - на пять, Ч - на шесть, 11, - на семь, М, - на восемь интервалов ь г Операция суммирования одного из отсчетов нижераспспоженной (фиг. 5) коррелограммы с отсчетами ньиперасположенной ксррелограммы осуществляется н пределах одного микроцикла (периода следования импульсов, генерируемых на первом выходе блока 1 синхронизации). В каждом микроцикле очередного цикла работы устройства из одного отсчета нижерасположенной (фиг. 5) коррелограммы, полученной в предыдущем цикле, и двух следующих подряд отсчетов нышерасположенной (фиг. 5) одноименной коррелограммы получается по одному отсчету пари промежуточных РК, одна из которых имитирует вдвое большее изменение задержки, а другая вдвое большее и плюс единица.Например, пусть в произвольном микроцикле очередного цикла рассчитывается по одному отсчету коррелограмм с индексами К(1)ь и К(1 + 1)1, . Тогда в качестве слагаемых используются отсчеты коррелограмм, полученных в предыдущем цикле работы устройства,с индексами К - ( и К - (2 .2 (гьКоррелограммь, получаемые на каждом шаге суммирования отсчетов вьппе и нижерасноложенных коррелограмм, назовем промежуточными РК и обозначим индексом К(1)ь, где 1 - количество интнервалов а, на которое моделируется изменение задержки данной промежуточной РК; Ь - номер очередности получения промежуточной РК в данном цикле работы устройства. В первом цикле расчитынаются промежуточные РК с индексом от К (О) до К (1) но втором цикле - от К (0) до К (3) и т.д. В последнем цикле рассчитываются РК от К (О) до К (15).В пределах одного микроцикла в блоке 1 синхронизации н соответствии с тактовыми сигналами (фиг. 6 а) вырабатываются сигналы на его первом (фиг бж), пятом (фиг, бд), втором (фиг. 6 е), третьем (фиг. 6 в) и четвертом (фиг, бг) выходах.Рассмотрим микроцпкл работы устройства, начиная с. момента временикогда счетчик 11 (фиг. 6 и) обнуляется, на его выходе появляется импульс (фиг, 6 б), а счетчик 12 (фиг.бэ) переходит н очередное 1,-е состояние, При этом н зависимости от кода, поступающего на алресшю входы блока1439614 формирования младших адресов, перепад напряжения, возникающий в момент времени С на одном из входов сдвига адресов, может через селектор-муль 5 типлексор 25 поступить на счетный вход счетчика 26, модифицируя его состояние на единицу. Допустим состояние счетчика 26 в момент времени устанавливается равным И. 10Рассмотрим очередность смены младших и старших адресов на входах блока 9 памяти в пределах этого микро- цикла работы устройства.В интервалах времени С, - 1 и 15- Т (Аиг. 6) на выходах 1 и 4 блока 1 генерируется нулевой потенциал, который через элемент ИЛИ 22, открытый элемент И 20, элемент ИЛИ 23 поступает на вход блока 15 в качест ве младшего информационного разряда, Таким образом, в рассматриваемых интервалах времени на информационных входах блока 15 образуется четный код, соответствующий вышерасположен ной (Аиг . 5), например 1-й, промежуточной РК. В интервалах времении- Т (фиг. 6) по тем же цепям, на тот же вход поступает высокий потенциал, чем обеспечивается 30 нечетный код, соответствующий ниже- расположенной (фиг. 5) одноименной 1-й промежуточной РК.На установочном входе и выходе управления блока 14 в интервалах времени с Си"генерирует ся нулевой потенциал, элементы 27 (фиг. 2) закрыты и в качестве младшего адреса блока 9 памяти генерируется код счетчика 11. В интервалах 40 времени С - , и с - , на входе управления блока 14 генерируется высокий потенциал, открывающий элементы И 27. Благодаря этому в сумматоре 28 в этих интервалах времени сумми руются коды счетчиков 11 и 26, а в интервале времени С - 1: когда надополнительный информационный вход также поступает высокий потенциал (Аиг. бе), к ним добавляется еще50 единица.В соответствии с рассмотренной очередностью смены адресов на адресных входах блока 9 работа устройствав пределах микроцикла осуществляется следующим образом,В интервале времени г., - Т, на выходах блока 9 памяти генерируется М-разрядный двоичный код (О + М)-го 19 6отсчета вышерасположеныой (Аиг,5) 1-й промежуточной РК, где й - состояние, счетчика 11 в данном микроцикле работы устройства, Задним фронтом импульса (Аиг . 6, в момент времени) этот код записывается в регистр 30 (фиг . 4) .В интервале временина Вы ходе блока 9 памяти генерируется М-разрядный двоичный код нулевого отсчета нижерасположенной (фиг.5) 1"й промежуточной РК, Задним фронтом импульса (фиг. бг, момент времени), генерируемого в этом интервале времени на четвертом выходе блока 1, этот код записывается в регистр 31 (Аиг.4).В интервале времени й -результат сложения упомянутых кодов, возникающий на группе выходов сумматора 32 (Аиг. 4), гоступает через группу М-открытых элементов И 17 и группу М элементов ИЛИ 7 на группу инАормационных входов блока 9 памяти. Импульсом (фиг. бд), генерируемым в этом интервале времени на выходе элемента ИЛИ 24, этот результат сложения записывается в блок 9 памяти на место нулевого отсчета вышерасположенной (Аиг. 5) 1-й промежуточной РК, кото" рый уже не нужен для дальнейших расчетов.В интервале времени С - С на выходе блока 9 памяти генерируется М-разрядный двоичный код (О + И + + 1) -го отсчета вышерасположенной (фиг. 5) 1-й промежуточной РК, Задним фронтом импульсов (фиг. бе) этот код записывается в регистр 30.В интервале времени- , результат сложения вновь записанного в регистр 30 кода с кодом, хранящимся в регистре 3 1, записывается в блок 9 памяти импульсов (Аиг, бж), генерируемым на выходе элемента ИЛИ 24. Причем запись этого результата осуществляется на место нулевого отсчета нижерасположенной (фиг. 5) 1-й промежуточной РК, который, начиная с рассматриваемого момента времени, уже не нужен для дальнейших расчетов. Интервал времени, равный периоду следования выходных импульсов счетчи" ка 12 - цикл работы устройства. Количество циклов работы устройства в рассматриваемом режиме равно 1 ор И Если количество исходных частных коррелограмм равно (фиг. 5) шестнад14396 цати, то количество циклов работы устройства равно четырем.На фиг. 7 изображены четыре таблицы 1-17 (в соответствии с количест 5 вом циклов) состояний выходов блока формирования старших адресов. В этих таблицах столбик Сч.12 отражает состояния счетчика 12; столбик 46 состояние пятого элемента ИЛИ 23 ф 1 О столбики Вых,БФСА - состояния выходов блока формирования старших адресов; в столбце Пр.РК изображены промежуточные РК К(Т)1,В течение первого цикла (1) на ад ресные входы БФМЛ 14 и БФСА 15 из счетчика 13 поступает нулевой код, в соответствии с которым мультиплексоры 29 (фиг. 3) передают на выходы информацию, поступающую на их первые входы, Код БФСА (фиг. 7, 1) в этом случае полностью совпадает с кодом, поступающим на информационные входы БФСА. Мультиплексор 25 БФМА в рассматриваемом цикле также передает на его 25 выход или на счетный вход счетчика 26 информацию, поступающую на его вход. Так как эта информация равна нулю, состояние счетчика 26 в рассматриваемом цикле не меняется и все вре- З 0 мя равно нулю. В связи с этим в каждом микроцикле первоГо цикла работы устройства отсчеты нижестоящей (фиг5) коррелограммы складываются с отсчетами вышестоящей коррелограммы либо без сдвига (получаются отсчеты промежуточных РК с индексом Р (О), либо со сдвигом на единицу (получаются отсчеты промежуточных РК с индексом К (1.40В течение второго цикла (11) на адресные входы БФМА и БФСА из счетчика 13 поступает код, равный единице, в соответствии с которым селекторы- мультиплексоры 29 и селектор-мульти плексор 25 передают на выходы информацию, поступающую на их вторые входы, Код на выходах БФСА в этом случае (фиг, 7, 11) представляет собой перестановку разрядов кода, поступающего на информационные входы БФСА; первый разряд - на место второго, второй - на место третьего и т.д., последний - на место первого. На второй вход селектора-мультиплексора 25 поступает выход предпоследнего разряда счетчика 12, отрицательный перепад напряжения на котором происходит как раз посредине второго цикла. 198Поэтому в первой половине второгоцикла в счетчике 26 сохраняется нулевое состояние, а во второй половине -единичное состояние, В соответствиис перестановкой старших адресов, произошедшей во втором цикле в БФСА, в первой половине второго цикла из блока 9 памяти в вычислительный блок 2 вызываются отсчеты промежуточных РК с индексом ноль К (0), а во второй половине - с индексом один К (1), В первой половине второго цикла в БФМА происходит сдвиг адресов суммируемых отсчетов на ноль и один интервал ьС, в результате чего получаются промежуточные РК с индексом ноль и единица соответственно К (0) и К (1) . Во второй половине второго цикла в БФМА происходит сдвиг адресов суммируемых отсчетов на один и два интервала дй, в результате чего получаются промежуточные РК с индексом два и три соответствеино к (2)к (з)В течение третьего цикла (111) на адресные входы БФМА и БФСА из счетчика 13 поступает код, равный двум, в соответствии с которым селекторы- мультиплексоры 29 и селектор-мультиплексор 25 передают на выход информацию, поступающую на их третьи входы. Код БФСА в этом случае (фиг.7, ТТГ) представляет собой перестановку разрядов кода, поступающего на его информационные входы в порядке: первый разряд - на место третьего, второй - на место четвертого и т.д., последний - на место первого, предпоследний - на место второго. На третий вход селектора-мультиплексора 25 поступает выход третьего от конца разряда счетчика 12, отрицательный перепад напряжения на котром происходит три раза, каждый раз через четверть длительности третьего цикла. В результате первую четверть третьего цикла счетчик 26 находится в состоянии ноль, вторую - один, третью - два, четвертую - три. В соответствии с перестановкой старших адресов, произошедшей в третьем цикле в БфСА, в первой четверти третьего цикла из блока 9 памяти в вычислительный блок 2 вьг зываются отсчеты промежуточных РК с индексом ноль К (0) , во второй четверти - с индексом один К (1) в третьей четверти - с индексом два К (2), в четвертой четверти - с ин9 б 19 15 20 25 30 9 143 дексом триК (3)1 . В первой четверти третьего никла в БФМЛ происходит сдвиг адресов суммируемых отсчетов на ноль и один интервал Ь, в результате чего получаются промежуточные РК с индексом ноль и единица соответственноК (0) и К (1) . Во второй четверти третьего цикла в БФМЛ происходит сдвиг адресов сумми руемых отсчетов на один и два интервала 1, в результате чего получаются промежуточные РК с индексом два н трн соответственно р (2)1 н е 3)1 В третьей четверти третьего цикла в БФМЛ происходит сдвиг адресов суммируемых отсчетов промежуточных РК на два и три интервала Ь, в результате чего получаются промежуточнь 1 е РК с индексом четыое и пять соответственно К (4)1 и К (5) . В четвертой четверти третьего цикла в БФИА происходит сдвиг адресов суммируемь от- счетов промежуточных коррелограмм с индексом К (3) на три и четыре интервала бС, в результате чего получаются промежуточные РК с индексом шесть и семь соответственно К (б)1 и К (7) .Последующие циклы работы устройства протекают аналогичным образом. Каждая смена состояния счетчика 13 вызывает новую перестановку старших адресов, формируемых БФСЛ по описанному принципу. На вход счетчика 26 через селектор-мультиплексор 25 коммутируется следующий, более младший разряд счетчика 12. Количество моделируемых законов изменения задержки удваивается, пока в последнем цикле не будут вычислены все 11 РК, моделируощих М законов изменения задержки. Формула из обр ет ения 1. Устройство для разделения коррслограмм, содержащее. коррелятор, первый и второй информационные входы которого являются соответственно первым и вторым информационными входами устройства, две группы элементов И, группу элементов ИЛИ, первый элемент И, три счетчика, блок памяТи, первый триггер и блок синхронизации, первый выход которого соединен с входом синхронизации коррелятора, разрядные выходы которого соединены с первыми входами элементов И первой группы, выходы элементов И второй группы соединены с первыми входами элементов ИЛИ группы, выход переполкения первого счетчика подключен к входу сброса первого триггера, инверсный выход которого соединен с первым входом первого элемента И, отличающееся тем, что, с целью повышения быстродействия, в него введены блок формирования младших адресов, блок формирования старших адресов, второй триггер/ четыре элемента И, пять элементов ПЛИ, и блок, содержащий два регистра и сумматор, причем выходы элементов 1. первой группы соединены с вторыми входами элементов ИЛИ группыр выходы которых подключены к информационному входу блока памяти, первыйл выходблока синхрыплзации соединен с первыми входами первого и второго элементов ИЛИ и счетным входом второго счет"чика, выход переполнения которого соединен с входами сброса коррелятораи блока синхронизации, первым входомвторого элемента И и счетным входомвторого триггера, выход которого соединен с. вторым входом первого элеВ предлагаемом устройстве алгоритм вычисления РК, представленный графом (фиг. Я, не требует перестановки адресов ЧК перед началом вычисления, Однако, при этом требуется перестановка адресов РК. 11 редлагаемое устройство позволяет реализовать алгоритм вычисления отсчетов РК с перестановкой адресов ЧК, дпя чего достаточно изменить порядок соединения выходов БФСЛ с входами старших адресов блока 9 памяти на инверсный. 45 50 мента И и первым входом третьего элемента И, второй вход которого соединен с инверсным выходом первого триггера и вторыми входами элементов И первой группы, а выход соединен с первым входом третьего элемента ИЛИ, выход которого соединен с И -м (М2 2 1 ор,М, ь 1 - число частных коррелограмм) входом сдвига адреса блока формирования младших адресов и счетным входом третьего счетчика, выходпереполнения которого соединен с первым входом четвертого элемента И,установочным входом блока формирования младших адресов и установочнымвходом первого триггера, прямой выход которого соединен с первыми входами элементов И второй группы, первым входом пятого элемента И, вторымвходом второго элемента И, выход которого подключен к второму входутретьего элемента ИЛИ, прямой выходпервого триггера подключен к второмувходу четвертого элемента И, выход 10которого соединен со счетным входомпервого счетчика, разрядные выходыкоторого подключены к группам адресных входов блоков Формирования младших адресов и Формирования старших 15адресов, (М -1)-й информационный выход третьего счетчика соединен сИ, -м разрядом информационного входаблока формирования старших адресов,инФормационные выходы с первого по 20(И, - 2)-й третьего счетчика подключены к информационным входам с второго по (И,-1)-й блока Формированиястарших адресов и соответственно квходам сдвига адресов которого соединен с шиной нулевого потенциала,информационный выход второго счетчика соединен с первым информационнымвходом блока формирования младшихадресов, информационный выход которого соединен с мпадшими разрядами адресного входа блока памяти, второйвыход блока синхронизации соединенс информационным входом блока Формирования младших адресов и первым вхо- З 5дом четвертого элемента ИЛИ, второйвход которого подключен к третьемувыходу блока синхронизации, а выходсоединен с входом управления режимомблока Формирования младших адресов 40и входом записи первого регистра блока вычисления сумм частных коррелограмм, выход сумматора блока вычисления сумм частных коррелограмм соединен с вторыми входами элементов И 45второй группы, первый и второй инфор"мационные входы сумматора соединенысоответственно с выходами первого ивторого регистров вычисления суммчастных коррелограмм блока, информационный выход блока памяти подключенк информационным входам первого ивторого регистров. блока вычислениясумм частных коррелограмм, четвертыйвыход блока синхронизации соединенс входом записи второго регистра бло-ка вычисления сумм частных коррелограмм и вторым входом первого элемента ИЛИ, выход которого подключен к второму входу пятого элемента И, выход которого соединен с первым входом пятого элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, выход пятого элемента ИЛИ соединен с первым разрядом информационНого входа блока формирования старших адресов, выход которого соединен со старшими разрядами адресного входа блока памяти, пятый выход блока синхронизации подключен к второму входу второго элемента ИЛИ, выход которого подключен к входу записи блока памяти.2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок Формирования младших адресов содержит селектор-мультиплексор, счетчик, группу элементов И и сумматор, причем адресные входы селектора-мультиплексора являются адресными входами блока, а информационный вход селектора- мультиплексора является входом сдвига адресов блока, выход селектора- мультиплексора подключен к счетному входу счетчика, вход сброса которого является установочным входом блока, разрядные выходы счетчика подключены к первым входам элементов И групгы, вторые входы которых соединены и являются входом управления режимом блока, выходы элементов И группы подключены к первой группе входов сумматора, вторая группа входов которого является первым информационным входом блока, вход переноса сумматора -является информационным входом блока, а выход сумматора является выходом блока.3. Устройство по п. 1, о т л и ч аю щ е е с я тем, что блок формирования старших адресов содержит группу из И, селекторов-мультиплексоров, адресные входы которых поразрядно соединены и являются адресными входами блока, информационные входы с первого по о-й и-го селектора-мультиплексора ( = 1, И ) подключены соответственно с о-го по первый разрядам информационного входа блока, а входы с (Ч+1)-го по Х -й ц-го селектора-мультиплексора (кроме И,-го) соединены с (И - 1 + 1)-и разрядом информационного входа блока, выходы селекторов- мультиплексоров являются выходом блока, 1439 б 19