Арифметическое устройство по модулю

(51)4 С 06 Р 7 ННЫЙ КОМИТЕТ СССРЭОБРетений и ОтнРытии ГОСУДАРСТ ПО ДЕЛАМ САНИЕ ИЗОБРЕТЕНИЯ ЕТЕЛЬСТ А ВТОРСНОМУ В,С.Станков,шарновский тельст 7/72, льствоР 7/72УСТР 011 С идет 0 06(21) 3921935/24-24(56) Авторское свиде во СССРУ 88 1745, кл. С 06 Р 1980.Авторское св е СССРУ 1120325, кл, 1983.(57) Изобретение относится к обласвычислительной техники и может быт использовано при построении быстро-:действующих многоразрядных вычислительных устройств в позиционно-остаточной системе счисления, 11 ель изобретения - уменьшение объема оборудования. 11 оставленная цель достигается тем, что устройство, содержащееквадратор, три коммутатора, модульный сумматор, два регистра операнда,содержит четыре промежуточных регистра, блок элементов И, три дешиФратора кода системы остаточных классов в унитарный код и блок микропрограммы управления с соответствующими связями. 1 з.п. А-лы, 6 ил.) 2854 Ь 8 О ктор М.Лемч каз 7 Подписно комитета СССР и открытий нская наб., д./51 Тираж Ь 70 ВНИИПИ Государственного по делам изобретений 13035, Москва, Ж, Рау. зовано при построении быстродейстну- Блок 19 микропрограммного управющих многоразрядных вычислительных ления содержит выходы 73-91,устройств в позиционно-остаточной 5 В алгоритмах выполнения операцийсистеме счисления(фиг.4-6) нумерация соответствуетфиг, 1-3,Цель изобретения - уменьшение В основу работы арифметическогообъема оборудования, устройства по модулю положенс) предНа фиг. 1 представлена схема ариф ставление операнда а и Ь; н кодеметического устройства по модулю; на СОК по совокупности из п основанийфиг. 2 - схема модульного сумматора;на фиг. 3 - схема блока местчого уп- Р таких, что Ч , , в ,(равления;, на Фиг. 4 - алгоритм операции сложения на фиг. 5 - алгоритм 15ИАрифметическое устройство по модулю (Фиг. 1) содержит вход 1 "Сложение" устройства, регистры 2 и 3"Умножение" устройства, квадратор 7,промежуточные регистры 8-11, коммута торы 12 и 13, дешифраторы 14-16 кодасистемы остаточных классов н унитарный код, коммутатор 17, модульныйсумматор 18, блок 19 микропрограммного управления, входы 20 и 21 операндов устройства, вход 22 переносаустройства, выход 23 результата устройства, выход 24 переноса устройства.сИодульный сумматор 18 (Фиг. 2)содержит группу 25 матриц элементовИ, группу 26 блоков элементов ИЛИ,блок 27 Формирования переноса, группу блоков 28 шифрации. унитарного кода в код. системы остаточных классов, 0выходы 29 и 30 переноса и распространения переноса 27 формирования переноса, блок 31 местного управления,группу 32 коммураторов группу 33регистров, информационные входы 34и 35 модульного сумматора 18, вход36 разрешения формирования модулямодульного сумматора 18, вход 37 установки модульного сумматора 18, входы 38 и 39 разрешения формированияпереноса и разрешения выдачи переноса модульного сумматора 18, тактовыйвход 40 и вход 4 1 сброса модульногосумматора 18,Блок 31 местного управления . 55(фиг. 3) содержит элементы НЕ 42-45,элемент ИЛИ 46, элементы И 47-55,элементы ИЛИ 56-60, триггер 6 1, элементыИ 62 и 63, входы 64 и 65 блокаСтруктура устройства выбрана из учета того, что предлагаемое устройство может быть использовано в каа;+Ь;+еслиа +Ь;+ с 1. С;=а;+ Ь, + Г;, - с 1 если а;+ Ь;при этом- номер с 1-ичного ра н котором используется предлаг устройство.Операция вычитания выполняется как операция сложения прямого кода положительного операнда и дополнительного кода отрицательного операнда.Алгоритм Формирования дополнительного кода х, операнда х, выполняется по правилус 1 - 1 х;если 1 = 0с 1 - 1 х;если0Операция умножения в предлагаемо устройстве выполняется по известной формулечестве разрядного процессора в многоразрядном с 1-ичном вычислительном устройстве. 11 о этой причине предлагаемое устройство при выполнении операций сложение-вычитание формирует перенос 5 в старший с 1-ичный разряд и учитывает сигнал переноса Г иэ мпадшего с 1-ичного разряда, а при выполнении операции умножения формирует младший (с весом с 1 ) и старший (с весом с 1 ) разряды произведения,1Операция сложения выполняется по правилу работы полного с 1-ичного сум- матораДостоинством формулы (4) является то, что она не требует квадратичного диапазона для представления произведен я. Для вычисления произведения вводятся следующие обозначения (при 1 = 0): с=а+Ь, И=а-Ь(5) с/4 = с,о+ с,о, й/4 = Й,о + о Дешифратор 16 преобразует код системы остаточных классов в дополнительный унитарный код согласно (3).Модульный сумматор 18 представляет собой полный и-ичный ноэиционноостаточный сумматор на три входа,работающий в соответствии с (2).В основу работы модульного сумматора положено следующее.При сложении цифр в каждом разряде образуются величины 2: = а,+ Ь Е + 1, Е - 1.+ 1-и(7) одна из которых передается на выход через коммутаторы 32 группы. Кроме того, для вычисления модуля отрицательного числа необходимо, чтобы в каждом разряде формировалась величина о - . при д = О и величина и -1-Й- приО,В блоке 27 формирования переноса формируется перенос ч и сигнал распространения переноса ч; согласно следующим правилам: О, еслисч1, если Ч -1 (8) О , если ,С Ф1, если В блоке 3 1 местного управления ао анализу величин ч ч; и входногоаЪ = (с, + с 11) с 1 + (с,+ с ) с 3, (6) где с ,4, и с , Й - старшие и младФшие и-ичные разряды, формируемые на выходе квадратора 7.Каждый из регистров 2,3 и 8-11 состоит из и подрегистров по соответствующим основаниям СОК.Квадратор 7 представляет собой ,одновходовую таблицу и может быть выполнен как блок постоянной памяти,.переноса Г , в зависимости от значений на управляющих входах 36-39формируются на выходах .66-72 соотретстненно значения Й (Е),Г (Е+1),.5 Г (-Ч),Е(2.+1-Ч)Е(ф - 1-)( Ч)эГС.+1,1+1-ц).указанные значенияобеспечивают передачучерез коммутаторы 32группы действительного значения результата,Блок 27 формирования переноса может быть реализован согласно (8) ввиде постоянной памяти или комбина,ционным,Каждый из блоков 28 шифрации унитарного кода н код системы остаточных классов группы формирует на своих выходах с первого по пятый соответственно двоичный код величин с., +1,2: -о,+1-о, о по соответствующим основаниям системы остаточных классон.Арифметическое устройство по моду 25 лю работает следующим образом.Сложение (а+Ь) выполняется в соответствии с блок-схемой микропрограммы, представленной на фиг. 4. По вхо 11 Иду а+Ь .подается сигнал, устанавли 30 нающий блок 19 управления в режимсложения. По этому сигналу, например,счетчик микрокоманд может быть установлен на начальный адрес, соответствующий данной микропрограмме. Затемподачей сигнала "Пуск" запускаетсявнутренний генератор тактовых импульсов блока 19, переключающий каждымимпульсом счетчик микрокоманд в новое (следующее) состояние. Выход40 счетчика микрокоманд является адресным входом памяти микрокоманд, выдающей н каждом такте новую совокупность управляющих сигналов, которыепоступают на соответствующие выходы45 блока 19,В первом такте операнды а и Ь1 1заносятся соответственно в регистрЫ2 и 3, сбрасываются в нулевое состояние регистр 33 сумматора 18 (фиг.2)50 и триггер 61 (фиг.3).Во втором такте коммутаторы 12 и13 пропускают через свои первые инФформационные входы на выход операндыа, и Ь;, а коммутатор 17 черезпервый информационный вход результатдешифрации дешифратором 15 кода СОКоперанда Ь, на соответствующие информационные входы модульного сумматора 18.12854 В третьем такте работает модульныйсумматор 18, результат которого записывается в регистр 33 (сумма) и выда -ется на выход 24 переноса устройства.5На этом выполнение операции сложения заканчивается.Вычитание (а-Ь) выполняется в соответствии с блок-схемой микропрограммы, представленной на фиг. 5, изкоторой видно, что эта операция выполняется аналогично операции сложения с той лишь разницей, что во втором такте операнд Ь; пропускаетсячерез дешифратор 16, преобразующии 15его в дополнительный код, и передается на сумматор 18 через второй информационный вход мультиплексора 17.Умножение (а Ь ) выполняется всоответствии с блок-схемой микропрограммы, представленной на фиг, 6. Повходу "а Ь" подается сигнал, устанавливающий счетчик микрокоманд блока 19 в соответствующее данной операции начальное состояние (адрес), после чего подается сигнал "Пуск" аналогично предыдущим операциям.В первом такте операнды а; и д;заносятся соответственно в регистры2 и 3, сбрасываются в нулевое состояние регистр 33 сумматора 18 (фиг,2)и триггер 61 (фиг.З). Кроме того,на блок 31 местного управления сумматора 18 (фиг.З) поступает сигнал (навх 36) "Модуль", который снимаетсятолько в десятом такте (фиг.6) работы устройства,Во втором такте коммутаторы 12,13и 17 пропускают через свои первые информационные входы операнды а и Ь; 40на соответствующие информационныевходы модульного сумматора 18В третьем такте работает модульныйсумматор 18 (прч Г;, = 0 и Г, = О),результат которого записывается в регистр 33.В четвертом и пятом тактах работает квадратор 7, на который поступаетвеличина а;+ Ъ; с выхода регистра 33через элементы И 5,50В пятом такте коммутаторы 12, 13и 17 пропускают через свои первые исоответственно вторые информационныевходы на выход операнды а и Ъ, насоответствующие информационные входымодульного сумматора 18.В шестом такте с выходов квадратора 7 величины с и с (выражения (5)и (6)заносятся в регистры 8 и 9 со 68 6ответственно, 0 дновременно работаетмодульный сумматор 18, образуя суммуа,+ Ь1Б седьмом такте результат модульного сумматора 18 заносится в регистр33, триггер 61 сбрасывается в нуль(в нем возможно был сигнал Г; переноса) и начинает работать квадратор7, на вход которого поступает величина а,+Ь; с выхода регистра 33 черезблок 5 элементов И,В восьмом такте продолжает работать квадратор 7.В девятом такте с выходов квадратора 7 величины Й, и д (выражения(5) и (6) заносятся в регистры 10и 11 соответственно.В десятом такте коммутаторы 12,13 и 17 пропускают через свои третьи и соответственно второй информационные входы величины с, Й и Йоф о о(с регистров 9 и 11) на соответствующие информационные входы модульногосумматора 18,В одиннадцатом такте работаетмодульный сумматор 18 (при 2;, =О),,результат которого записываетсяв регистр 33. Это - младший разрядпроизведения.В двенадцатом такте коммутаторы12, 13 и 17 пропускают через своивторые и соответственно второй ин-,формационные входы величины с , Й,9и с 1; (с регистров 8 и 10) на соответствующие информационные входы модульного сумматора 18, Кроме того,сигнал внутреннего переноса с триггера 6 1 (фиг.З) через элементы И 47и ИЛИ 46 поступает на вход Г;,блока 31 местного управления.В тринадцатом такте работает модульный сумматор 18, результат которого записывается в регистр ЗЗ.Этостарший разряд произведения, На этомвыполнение операции умножения заканчивается,Формула изобретения 1. Арифметическое устройство по модулю, содержащее квадратор, три коммутатора, модульный сумматор, два регистра операнда, причем входы операндов устройства соединены соответственно с информационными входами первого и второго регистров операн; да, выход переноса модульного сумматора является выходом переноса устройства, о т л и ч а ю щ е е с ятем, что, с целью уменьшения объемаоборудования, оно содержит четырепромежуточных регистра, блок элементов И, три дешифратора кода системыостаточных классов в унитарный коди блок микропрограммного управления,причем выход блока элементов И соединен с входом квадратора, старшиеи младшие разряды выхода которогосоединены соответственнос информационными входами первого и второгопромежуточных регистров, выходы первого регистра операнда, первого ивторого промежуточных регистров соединены соответственно с первым, вторым и третьии информационными входами первого коммутатора, выход которого соединен с входом первого дешифратора кода системы остаточных классов в унитарный код, старшие и младшие разряды выхода квадратора соединены соответственно с информационными входами третьего и четвертого промежуточных регистров, выход второгорегистра операнда, выходы третьего 25и четвертого промежуточных регистровсоединены соответственно с первым,вторым и третьим информационнымивходами второго коммутатора, выходкоторого соединен с входами второго 30и третьего дешифраторов кода системыостаточных классов в унитарный код,выходы которых соединены соответственно с первым и вторым информационными входами третьего коммутатора,выход которого и выход первого дешифратора кода системы остаточныхклассов в унитарный код соединенысоответственно с первым и вторым информационными входами модульного сумматора, вход переноса устройства соединен с входом переноса модульногосумматора, выход суммы которого является выходом результата устройстваи соединен с информационным входом 45блока элементов И, входы "Пуск","Сложение", "Вычитание" и "Умножение" устройства соединены соответственно с входами с первого по четвертый блока микропрограммного управления, выходы с первого по девятнадцатый которого соединены соответственно с входами разрешения приема второго и первого регистров операнда,управляющим входом блока элементовИ, входами разрешения приема третьего и первого промежуточных регистров,первым, вторым и третьим управляющими входами первого коммутатора, первым, вторым и третьим управляющими входами второго коммутатора, первым и вторыми управляющими входами третьего коммутатора,входами разрешения формирования модуля, установки, разрешения формирования переноса, разрешения выдачи переноса модульного сумматора, тактовым входом и входом сброса модульного сумматора, входы разрешения приема первого и третьего промежуточных регистров соединены соответственно с входами разрешения приема второго и четвертого промежуточных регистров. 2, Устройство йо п.1, о т л и ч а ю щ е е с я. тем, что модульный сумматор содержит группу матриц элементов И, группу блоков элементов ИЛИ; блок формирования переноса, группу блоков шифрации унитарного кода в код системы остаточных классов, группу коммутаторов, группу регистров и блок местного управления, содержащий четыре элемента НЕ, одиннадцать элементов И, шесть элементов ИЛИ и триггер, причем первый, и второй.информационные входы модульного сумиатора соединены соответственно с первым и вторым входами матриц элементов И группы, выходы которых соединены с входами соответствующих блоков элементов ИЛИ группы, выходы которых соединены с входами соответствукицих блоков шифрации унитарного кода в код системы остаточных классов группы и соответственно с входаии блока формирования переноса, выходы блоков шифрации унитарного кода в код системы остаточных классов группы соединены соответственно с информационными входами соответствующих коммутаторов группы, выходы которых являются выходом суммы модульного сумматора, тактовый вход и вход сброса модульного сумматора соединены соответственно с входами приема информации и с входами сброса группы, вход разрешения формирования модуля модульного сумматора, выходы переноса и рас-, пространения переноса блока формирования переноса соединены соответственно с входами первого, второго и третьего элементов НЕ блока местного управления, первый вход первого элемента ИЛИ и нулевой вход триггера которого соединены соответственно свходом переноса и с входом установкимодульного сумматора, входы разрешения формирования переноса и разрешения выдачи переноса которого соединены соответственно с первыми входами 5первого и второго элементов И блокаместного управления, выход второгоэлемента И которого является выходомпереноса модульного сумматора, выходвторого элемента ИЛИ блока местного 10управления соединен с первыми управляющими входами коммутаторов группы,выходы третьего и четвертого элементов И, третьего элемента ИЛИ, пятогоэлемента И блока местного управлениясоединены соответственно с управляющими входами с второго по пятый ком.мутаторов, кроме первого, группы,выходы. четвертого и пятого элементовИЛИ блока местного управления соедииены соответственно с вторым и третьим управляющими входами первогокоммутатора группы, причем в блокеместного управления вход первогоэлемента НЕсоединен с первыми входами пятого и шестого элементов И,вход второго элемента НЕ соединен свторым входом шестого, первыми входами четвертого, седьмого и восьмого1элементов И, вход третьего элементаНЕ соединен с вторым входом восьмого,с первыми входами девятого и десятого элементов И, выход первого элемента ИЛИ соединен с входом четвертого,элемента НЕ, с первым входом третьего, с вторыми входами седьмого, девятого и десятого элементов И, выход первого элемента НЕ соединен с третьими входами восьмого, девятого,седьмого, десятого, с вторыми входами третьего и четвертого и с первымвходом одиннадцатого элементов И, выход второго элемента НЕ соединен свторыми входами пятого, одиннадцатого и с третьим входом третьего элементов И, выход третьего элемента НЕсоединен с четвертым входом третьегои с третьим входом четвертого элементов И, выход четвертого элемента НЕсоединен с четвертым входом четвертого и с третьим входом одиннадцатого элементов И, выходы шестого иодиннадцатого элементов И соединенысоответственно с первым и вторым входами второго элемента ИЛИ, выходыседьмого и десятого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ,выходы второго элемента ИЛИ и четвертого элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выходы третьегоэлемента И и третьего элемента ИЛИсоединены соответственно с первым ивторым входами пятого элемента ИЛИ,выходы восьмого и девятого элементовИ соединены соответственно с первыми вторым входами шестого элементаИЛИ, выход которого соединен с еди-,ничным входом триггера, инверсныйвыход которого соединен с вторымивходами второго и первого элементовИ, выход первого элемента И соединенс вторым входом первого элемента ИЛИ,