Устройство для контроля цифровых узлов

1238085 Составитель И,СаФроноваТехред,11,Серикова Корректор В.Бутяга Редактор М,Недолурепко Заказ 3293/50 Тираж 67 Подписное ВНИИХИ Государственного комитета СССР по делам изоСретекий и открытий 113035, Москва, Б, Раушская наб., д. 4/51 1238Изобретение относится к контрольно-измерительной технике, может бытьиспользовано для проверки Функционирования и диагностики цифровых узлови является дополнительным к основному авт, св. У 1166120.Целью изобретения является расширение функциональных возможностейустройетва за счет обеспечения автоматического контроля блоков оператив" Оной памяти.На Фиг. 1 изображена структурная. схема устройства на фиг. 2 - схемаблока управления, на фиг. 3 - схемакоммутатора 1 на фиг4 - схема третьего блока памяти, на фиг. 5 - схемаформирователя адреса слова,на фиг.6 -.временная диаграмма работы формирователя адреса слова.Устройство для контроля цифровых 20узлов содержит блок 1 ввода-вывода,первый блок 2 памяти, блок 3 управления, блок 4 индикации, счетчик 5,группу 6 формирователей импульсов.шифратор , второй блок 8 памяти, 25коммутатор 9, блок 10 сравнения,объект 11 контроля, третий блок 12памяти, Формирователь 13 адреса сло"ва,Блок управления содержит регистр Зо14, шифратор 15, счетчик 16 адреса,узел 17 памяти программ, элемент И 18,генератор 19 тактовых импульсов.Коммутатор содержит регистр 20 типа выходного контакта., информационный регистр 21, регистр 22 эталонного уровня, формирователь 23 импульсов,компаратор 24, дешифратор 25.Блок памяти содержит п элементовИЛИ 26,1-26.п, и блоков 27,1-27.п 40оперативной памяти, первую группу из.и элементов НЕ 28.1-28.п, вторую группу из и элементов НЕ 29.1-29.п,Формирователь адреса слова содержит триггер 30, первый 31,второй 32и третий 33 элементы И, счетчик 34циклов, мультиплексор 35, первый 36и второй 37 элементы НЕ, коммутатор38. Устройство работает следующим образом.При помощи блока 1 ввода-вывода в первый блок 2 памяти вводится программа проверки, Каждое слово содер.жит информацию, признак вида информа ции и признаки корректировки адреса программы блока 3 управления. По окончании записи программы проверки 085 2в первый блок 2 памяти блок 3 управления начинает считывать содержимое блока 2 памяти и рассылать их по блокам устройства в зависимости от признаков типа информации, содержащихся в считанном слове, Таким образом заполняется второй 8 и третий 12 блоки памяти. Во второй блок 8 памяти записывается переменная информация, предназначенная для передачи на объект контроля (разрядность блока 8 памяти в общем случае равна количеству входов объекта 11 контроля).В третий блок 12 памяти записывается информация, используемая при формировании сигналов при проверке объекта 11 контроля, имеющего запоминающее устройство (ЗУ), причем разрядность третьего блока 12 памяти в общем случае равна количеству выводов объекта .11 контроля, а число слов равно 10 (см. таб, 1). Исходная информация, передаваемая в объект контроля, записывается на регистр 21 коммутатора 9. На регистр 20 типа выходного контакта из блока 2 памяти записываются признаки функционального назначения контактов - вход или выход. Состояние разрядов информационного регистра 2 1 задает режим работы формирователя 23 импульсов, На регистры 22 эталонного уровня записывается код уровня, относительнокоторого определяется уровень логических сигналов на выводах объекта 11 контроля (высокий или низкий). На блок 10 сравнения записываются ожидаемые логические значения выходных сигналов объекта 11 контроля, Переменные входные последовательности для случая, когда не проверяется запоминающее устройство объекта 11 контроля (выхода блока 12 памяти приведены в третье состояние), Формируются, как в известйом устройстве, используя то свойство кода Грея, что в каждом очередном такте изменение логического состояния происходит только в одном разрядеПеред проверкой объекта 11 контроля с использованием последовательности по коду Грея словами, поступающими из блока 2 памяти в блок 8 памяти, записываются адреса контактов, высокие уровни в те разряды, в которые должны поступать соответствующие разряды кода Грея. При поступлении слова о генерации последовательности второй блокдения многоканальных сигнатур определяются сигнатуры по каждому выводу объекта 11 контроля и сравниваются с образцовыми. Таким образом, как и в режиме проверки, по таблице истиннос- ти определяются каналы с неправильными откликами.Блок 4 индикации информации индицирует информацию о каналах с неправильными откликами и при необходимости выпачи на внешние регистрирующиеприборы эта информация выдается вблок 1 ввода-вывода. При поступлении из первого блока 2 памяти слова о проверке объекта 11 контроля с запоминающим устройством блоки 8 и 12 памяти переводятся в режим формирования последовательностей, необходимых при проверке запоминающего устройства. Формируется последовательность с числом тактов 811 1 оВМ, где И - число элементов матрицы ЗУ. Этот тест проверки ЗУ имеет удовлетворительную длительность и достаточную эффективность. Вначале вся матрица проверяемой памяти заполняется единицами, потом она разбивается на две части, В первую часть записываются нули и считываются единицы со второй части. Затем в первой части записываются единицы .с повторным чтением во второй части. После этого каждая часть разбивается еще на две части, в первую половину которой опять записываются нули,. а со второй половины считываются единицы. Затем в первую половину записываются единицы с повторным чтением со второй половины, Соответственно процедура повторяется для второй части. После этого каждая половина матрицы проверяемой памяти разбивается еще на две более мелкие части и процедура проверки и разбиения повторяется до тех пор, пока матрица не будет разбита на И частей, т.е. каждая часть будет состоять из одного элемента, После этого описанная последовательность повторяется для данных обратной полярности, т.е. вначале вся матрица проверяемой. памяти заполняется нулями. После этого вся матрица памяти опять заполняется единицами, потом нулями, и описанные процедуры повторяются при обратном сдвиге адресов матрицы памяти. Эти процедуры реализуются с помощью второ 50 3 12380858 памяти переводится в режим формирования последовательности, а блок 3управления запускает двоичный счетчик 5. Выходные сигналы счетчика 5поступают на группу 6 формирователяимпульсов. Сигнал на выходе группы 6формирователей импульсов указываеттот разряд, в котором происходит изменение логического состояния. Какпоказал проведенный анализ возрас- Отающей двоичной последовательности,информацию о признаке кода Грея несет разряд, логическое состояниекоторого изменяется из логического"О" в логическую "1". Группа 6 формирователей импульсов формируетпризнак кода Грея в виде унитарногокода. Импульс Формируется при переходе соответствующего разряда счетчика из нулевого в единичное состоя-,. 20ние. Единица в унитарном коде соответствует тому разряду кода Грея,в котором в данный такт происходитизменение состояния логического уровня. Далее унитарный код поступает 25на шифратор 7, преобразующий унитарный код признака кода Грея в двоичный код. Двоичный код признака кодаГрея из шифратора 7 поступает во второй блок 8 памяти в качестве адреса.30При этом второй блок 8 памяти выдаетв коммутаторе 9 в виде позиционногокода номера контактов адреса каналов, в которых необходимо изменитьлогический уровень стимулирующего35сигнала на противоположный, т,е.сформировать стимулирующий сигналпо коду Грея, разряд которого соответствует выделенному унитарномупризнаку кода Грея. На один входнойконтакт объекта 11 контроля можнонаправить несколько разрядов двоичного признака кода Грея, т,е, можностимулировать входной контакт объекта 11 контроля по суммарной последовательности нескольких разрядов кода Грея.3Для оценки правильности функционирования контролируемого цифровогоузла при его проверке коммутатор 9формирует для блока 10 сравнения информацию о логическом уровне отклика каждого выхода объекта 11 контроля, в котором Формируется общая многоканальная сигнатура откликов для 55всех выводов и после прохождениявсей программы сравнивается с образцовой сигнатурой. В случае несовпа 1238085.го 8 и третьего 12 блоков памяти нФормирователя 13 адреса слова.; Перед проверкой во второй блок 8памяти записываются адреса контактов(в унитарном коде), являющиеся адре.сами проверяемой ЗУ. В третий блок12 памяти записывается информация вкаждый разряд третьего блока 12 памяти согласно табл. 2, где первые 10восемь слов используются для формирования последовательности сигналовзаписи, считывания адресных данных,подаваемых на проверяемую ЗУ объекта11 контроля, а последние два слова ,15используются для смены состояния каналов шины данных проверяемой ЗУ сдвухнаправленной шиной данных. Разряд 1 адреса слова третьего блока 12памяти имеет смысл сигнала записи 20или считывания, логическая "1" в разряде 2 задает прямой адрес (см.табл. 2), а логический "0" - инверсный адрес, а значение разряда 4 соответствует уровню данных, записывае-.2мых (для первых восьми слов табл.,2).Таким образом, комбинации разрядов1, 2 и 4 указывают, какая процедуравыполняется при записи информациииз третьего блока 12 памяти в регист ры коммутатора 9: запись, считывание,уровень данных, тип адреса (прямой,инверсный). Эта последовательностьадресов слова третьего блока 12 памяти Формируется в Формирователе 13адреса слова,Формирование последовательностей для проверки ЗУ объекта 11 контроля состоит из повторяемых двух операций; записи слова из третьего блока 40 12 памяти на информационный регистр 21 коммутатора 9 и подготовки следующего адреса для проверяемого ЗУ, что определяют выходные сигналы .блока 3 управления. На третий блок 45 12 памяти схемы ИЛИ подается сигнал, разрешающий выборку всех разрядов ОЗУ, и сигнал, разрешающий работу (вывод из третьего состояния) элемента НЕ 28, выходные сигналы которых 50 подаются на информационный регистр 21 коммутатора 9, а сигнал записи блока 3 управления записывает эту информацию, Подготовка следующего адреса для проверяемого ЗУ (согласно Ы табл. 2) выполняется с помощью операции инвертирования значения одного разряда ОЗУ третьего блока 12 памяти с помощью элементов НЕ 28 и 29, переведенных в активное состояние(выведенных из третьего высокоомного состояния), выходные сигналы которых (инверсные относительно входных) поступают на входы соответствующих ОЗУ и записываются по адресу,поступающему из формирователя 13 адреса словаЕсли входные - выходныесигналы проверяемого ЗУ подаютсяпо двухнаправленной шине (что указывается в тестовом слове, поступающем из первого блока 2 памяти), тоеще добавляется третья операция записи в регистр 20 типа выходного контакта коммутатора 9 по содержимомуслов 1000, 1001 блока 12 памяти (см.табл. 1) . Формирование указанных операций начинается после поступления соответствующего тестового слова из первого блока 2 памяти в блок 3 управления. Блок 3 управления запускает двоичный счетчик 5. Выходные сигналы счетчика 5 поступают на группу 6 формирователей импульсов, где формируется признак кода Грея (как описано выше) в виде унитарного кода. Единица в унитарном коде соответствует току разряду Грея, в котором в данный цикл происходит изменение состояние логического уровня. Далее унитарный код поступает на шифратор 7, преобразующий унитарный код признака кода Грея в двоичный код. Двоичный код признака кода Грея из шифратора 7 поступает в блок 8 памяти.в качестве адреса. Таким образом выполняется присвоение значения адресного контакта проверяемого ЗУ объекта 11контроля соответствующему каналу (контакту устройства контроля цифровых узлов). Второй блок 8 памяти выдает в соответствующий разряд третьего блока 12 памяти единичный уровень, разрешающий работу соответствующего ОЗУ и записывается сигналом блока 3 управления уже инвертированные данные, прошедшие через элементы НЕ 28 и 29 из выхода ОЗУ, по адресам 0000, 0001, 0100, 0101, если выдает ся прямой адрес (см. табл. 1 и 2) или по адресам 0010, 0011, 0110,001.11, если выдается инверсный адрес. Адреса слов ОЗУ поступают из блока 3 управления через коммутатор 38 формирователя 13 адреса слова, Такимобразом, подготавливается новый следующий адрес проверяемого ЗУ дляпоследующего применения того адресас сигналом записи или считывания с . данными в прямом коде или инверсным,что позволяет присвоить значение канала записи,. считывания и данных проверяемого ЗУ соответствующему каналу устройства контроля, т.е, осущест Овить автоматическую независимую ком-.мутацию сигналов записи, считыванияданных для всех каналов устройства,В начале следующего цикла операцийзаписи информации из третьего блока 1512 памяти в коммутатор 9 и инвертирования данных в третий блок 12 памяти выбора адреса слова третьего блока 12 памяти с целью записи данных вкоммутатор 9 выполняется с помощьюмультиплексора 35 в формирователе 13,на информационные входы которого соответственно поступают выходы счетчика 5. На управляющие входы мультиплексора 35 поступают выходы двоичного счетчика 34 циклов, снижающегочисло прохождений всех адресов проверяемого ЗУ, т,е. число сигналовпереноса, счетчика 5. Разрядностьсчетчика циклов 34 равна ближайшемуцеломучислу 1 оя, И в сторону увеличения, где И - разрядность счетчика 5,что обеспечивает подачу всех информационных сигналов на выход мультиплексора 35, т,е. все выходы разрядов счетчика 5 на выход мультиплексо 35ра 35. Младший разряд (фиг, бц, дляслучая, когда счетчик 5 считываетдо 3) счетчика 5 поступает также навход элемента НЕ 37, инвертирующегозначение младшего разряда или про 40пускающего по сигналу старшего разряда (фиг, ба) счетчика 34 циклов,Выход сигнала (фиг. 6 и ) элементаНЕ 37 через коммутатор 38 поступаетна разряд 2 адреса слова третьего45блока 12 памяти при записи, как описано вьппе, данных третьего блока 12памяти в регистр 21 коммутатора 9,Сигнал (фиг. б.м ) с выхода мультиплексора 35 через элемент И 3350(Фиг. 6 к ) и коммутатор 38 поступаетна разряд 1, а через элемент И 32 иэлемент НЕ 36 (фиг. б) на разряд 4адреса .слова блока 12 памяти, На управляющий вход элемента НЕ 36 поступает п - 1 разряд (фиг, б ж ) счетчика34 циклов. Сигнал запрета (фиг. б)из триггера 30, поступающий на элементы И 32 и 33, задает значение разрядов 1 и 4, равных единицам, т.е.(см, табл. 1) разрешается запись фонаединиц в проверяемое ЗУ, На третийвход элемента И 32 поступает младшийразряд (Фиг. бв) счетчика циклов 34,формирующий высокий или низкий уровень данных проверяемого ЗУ. Счетчикциклов 34 в исходном состоянии сбрасывается в нулевое состояние, а триггер 30 - в единичное, запрещающее спомощью элемента И 31 проход .первогоимпульса от счетчика 5 на счетчикциклов 34 при записи фона в матрицупроверяемого ЗУ,Для оценки правильности функционирования контролируемого цифрового узла с запоминающим устройством коммутатор 9 формирует для блока 10 .сравнения информацию о логическом уровне отклика каждого вывода объекта 11 контроля, в котором формируется общая многоканальная сигнатура для всех выводов, и после прохождения проверки оперативного запоминающего устройства сравнивается с образцовой сигнатурой, В случае несовпадения многоканальных сигнатур определяются сигнатуры по каждому выводу объекта 11 контроля и сравниваются с образцовым, Таким образом, как и в, режиме проверки по таблице истинности, определяются каналы с неправильными откликами. Блок 4 индикации индицирует информацию о каналах с неправильными откликами, а при необходимости выдает на внешние регистрирующие приборы, Эта информация выдается в блок 1 ввода-вывода.- Формула изобретенияУстройство для контроля цифровых узпов по авт. св. 11166120, о т л ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за.счет обеспечения автоматического контроля блоков оперативной памяти, в него введены третий блок памяти и формирователь адреса слова, причем первый и второй информационные входы третьего блока памяти соединены с выходами соответственно первого и второго блоков памяти, выход третьего блока памяти подключен к первому информационному входу коммутатора, группа выходов1 О 1238085 режима проверки блока управления соединена с управляющими входами коммутатора группой информационных входовформирователя адреса слова и с входом задания режима третьего блокапамяти, адресный вход которого подключен к выходу формирователя адресаслова, информационный вход и входсброса которого соединены соответст Овенно с информационным выходом и выходом переноса счетчика, формирователь адреса слова содержит триггер,счетчик циклон, мультиплексор, коммутатор, три элемента И и.два элемента 15И"ЯЕ, причем вход установки в "О"триггера является входом сброса формирователя адреса слова и подключенк первому входу первого элемента И,второй вход которого соединен с выходом триггера, информационный входсчетчика циклов соединен с выходомпервого элемента И, вход начальнойустановки счетчика циклов объединенс. единичным входом триггера, группаразрядных выходов счетчика цикловподключена к группе управляющих входов мультиплексора, информационныйвход которого является информационным входом формирователя адреса сло- .30 Постоянная информация, записываемая в разряды третьего блока 12 памяти, соответствующая остальным выводам (входам, выходам) объекта 11 контро- ля Переменная информация, записываемая в разряде третьего блока 12 памяти, соответствующая указанным выводам проверяемого ЗУ объекта11 контроля 4 2 Запись Считывание Адрес Данные Вход Выход О ОО О О О О О О . О О 1 1 О О О О 1 О О О 1 1 О О О 1 . 1 О 1 О О 1 О О О 1 О1 О 1 1 О 1 О О О 1 О О 1 О О О Адрес слова третьегоблока 12 памяти вдвоичном коде О 1 1 О О1 1 1 ва и соединен с первым входом. первого элемента И-НЕ, второй вход которого соединен с выходом младшего разряда счетчика циклов и с первым входом второго элемента И, второй вход которого объединен с первым входом третьего элемента И и подключен к выходу триггера, третий вход второго элемента И и второй вход третьего элемента И объединены и подключены к выходу мультиплексора, выход ( И - 1)-го разряда счетчика циклов (П - число разрядов счетчика) соединен с первым входом второго элемента И-НЕ, второй вход которого соединен с выходом второго элемента И, выходы первого и второго элементов И-НЕ и третьего элемента И подключены к соответствующим информационным входам первой группы входов коммутатора, вторая группа информационных входов которого является группой входов задания режима с формирователя адреса слова, выход коммутатора является выходом формирователя адреса слова, управляющий вход коммутатора является первым входом группы входов задания режима формирователя адреса слова.Таблица 112 1238085 Таблица 2 Примечание Номер такта М 1 Значение. разрядов 0 0 Прямой адрес 00 0 0 0 0 0 О 1 1 О 0 0 0 10 0 0 0 100 0 0 1 1 1 1 0 0 0 0 1 12" -3 0 1 2 -2 1 . .О 2 -1 0 1 2 1 0 1 1 1 1 Инверсный адрес 0 0 0 0 1 Прямой адрес 1 1 1 0 Инверсный адрес 0 0 1 0 1 1 0 1 0 1 1 0 1 0 0 1 0 О О О. ОоиуЯдоУ ррп 1Фиг. 2Пер 8 ая группа . Бтарая группаир дхиВд итр, 8 ходо 5 ого