Система доступа к памяти

ОЮЗ СОВЕТСНИХ ОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 19) (11) 51) С 06 Г 12/00 ЕНИЯ СТВ 1 (и ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ПИСАНИЕ ИЗ ОРСКОМУ СВИДЕТ(54)(57) 1. СИСТЕМА ДОСТУПА К ПАИЯТИ,содержащая 1 мультиплексоров адреса, И мультиплексоров данных, К регистров адреса, 1 блоков памяти,причем группа адресных входов каждого мультиплексора данных и группаинформационных входов каждого мультиплексора адреса подключена к соответствующей группе запросных входов.системы, группа вьжодов каждогомультиплексора адреса подключена кгруппе информационных входов соответствующего регистра адреса, группа выходов которого соединена сгруппой адресных входов соответствующего блока памяти, группа выходов которого соединена с соответствующей группой информационных входов каждого мультиплексора данных,о т л и ч а ю щ а я с я тем,что, с целью повышения производительности, в нее введены К блоковиндивидуального управления, М буферных регистров данных, К блоковобработки запросов, 1 мультиплексоров записываемых данных) причемустановочный вход каждого 1 -гобуферного регистра данных (л = 1 -Щ подключен к выходу записи каждого1 -го блока индивидуального управления., исполнительный выход каждогоблока индивидуального управленияподключен к входу синхронизациисоответствующего регистра адреса,входу записи соответствующего блокапамяти и управляющему входу соответствующего блока обработки запросов, группа информационных входовкаждого блока памяти подключена кгруппе выходов соответствующего мультиплексора записываемых данных,каждая 1 -я группа информационныхвходов которого объединена с группой информационных входов системыи подключена к группе информационныхвыходов соответствующего буферногорегистра данных, выход поля занятости каждого буферного регистраданных подключен к-м входам занятости соответствующих блоковиндивидуального управления, группывходов приема запросов которых подключены к группам информационных выходов, соответствующих блоков обработки запросов, вход сброса занятости каждого буферного регистраданных подключен к соответствующемувходу сброса системы, группа информационных входов каждого буферногорегистра данных подключена к группе информационных выходов соответствующего мультиплексора данных, группа выходов-го блока памяти подключена к-й группе информационныхвходов ( 1 = 1-К) соответствующегомультиплексора данных, 1 -я группазапросных входов каждого блокаобработки запросов подключена к1151974 группе адресных входов соответствующего мультиплексора данных, группавыходов приоритетности запросов блокаобработки запросов подключена ксоответствующим группам управляющихвходов мультиплексора адреса, мультиплексора записываемых данных игруппе входов очередности выполнения запросов блока индивидуальногоуправления, выход граничного адресакаждого блока памяти подключен квходу адреса соответствующего блокаобработки запросов, причем блокиндивидуального управления содержитждущий генератор импульсов, элементИЛИ, счетчик, дешифратор, триггер,коммутатор, группу из М элементов И,причем вход запуска ждущего генератора подключен к выходу элементаИЛИ, входы которого подключены к входам приема запросов блока, выходгенератора импульсов подключен ксчетному входу счетчика, выход которого подключен к входу дешифратора, выход которого подключен к исполнительному выходу блока, первым входам элементов И группы, входу сбросасчетчика, входу установки триггера,выход которого подключен к объединенным вторым вхсдам элементов И группы,входу запретазапуска ждущего генеИзобретение относится к вычислительной технике и может быть использовано для построения мультипроцессорных систем и высокопроизводительных вычислительных средств 5Известны системы, допускающие одновременный доступ к памяти двух и более процессоров, содержащие сегментированйую память и процессоры, один из которых имеет доступ к всем сегментам, а остальные - к отдельным сегментам памяти Я .Недостатками такой системы являются ограничения на доступные объемы памяти для всех, кроме одного, процессоров и централизация управления доступом в одном процессоре, что приводит к сложной технической реализации при использовании в системе ратора импульсов, входу разрешениясброса счетчика, выходы элементов Игруппы подключены к выходам записиблока, третьи входы элементов И группы подключены к входам очередностивыполнения запросов блока, перваягруппа информационных входов коммутатора подключена к входам очередности выполнения запросов блока,вторая группа информационных входовкоммутатора подключена к входамзанятости блока, выход коммутатораподключен к управляющему входу триггера. 2, Система по п. 1, о т л и - ч а ю щ а я с я тем, что блок обработки запросов содержит регистр, узел приоритета и М схем сравнения, причем первые входы схем сравнения подключены к входам запросов блока, вторые входы схем сравнения подключены к входам адреса блока, выходы схем сравнения подключены к информационным входам регистра, а также к группе информационных выходов блока, управляющий вход регистра подключен к управляющему входу блока, выходы регистра подключены к входам узла приоритета, выходы которого являются выходами приоритетности блока,более двух процессоров и снижениюжизнеспособности системы,Наиболее близкой по техническойсущности к изобретению являетсямультипроцессорная система доступак памяти, содержащая процессоры,мультиплексоры данных, устройствазапоминания адреса, мультиплексорыадреса и сегменты памяти 2 .Недостатками этой системы доступа к памяти являются доступностьвсего объема памяти только дляодного из процессоров, низкое быстродействие по обработке запросов,вследствие их синхронной обработки,отсутствие приоритета по временипоступления запросов, отсутствиебуферизации поступающей и считываемой информации, что приводит к10 20 50 3 1151непроизвольному увеличению временизанятости отдельных сегментов памяти.Кроме того, при повторном обращении к памяти не исключена вазможность 5занятия. сегмейта памяти, к которомувозникает также обращение от другого процессора, несмотря на то,что реализация занимающего сегментобращения невозможна до окончаниязанимающим процессором обработкиинформации от предыдущего обращения.Все перечисленные недостатки приводят к сокращению производительности мультипроцессорной системыдоступа к памяти.Цель изобретения - повышение производительности системы доступа кпамяти,Поставленная цель достигаетсятем, что в систему доступа к памятисодержащуюмультиплексоров адреса,М мультиплексоров данных, 1 регистров адреса, К блоков памяти, причемгруппа адресных входов каждого мультиплексора данных и группа информационных входов каждого мультиплексора адреса подключена к соответствующей группе запросных входов системы,группа выходов каждого мультиплексора адреса подключена к группе информационных входов соответствующегорегистра адреса, группа выходов которого соединена с группой адресныхвходов соответствующего блока памя 35ти, группа выходов которого соединена с соответствующей группой информационных входов каждого мультиплексора данных, введены К блоковиндивидуального управления, М буферных регистров данных, 1 блоковобработки запросов, К мультиплексо-.ров записываемых данных, причемустановочный вход каждого-го буферного регистра данных (1= 1-М) под 45ключен к выходу записи каждого-го блока индивидуального управления, исполнительный выход каждогоблока индивидуального управленияподключен к входу синхронизациисоответствующего регистра адреса,входу записи соответствующего блокапамяти и управляющему входу соответствующего блока обработки запросов, группа информационных входов55каждого. блока памяти подключена кгруппе выходов соответствующегомультиплексора записываемых данных,97 ч 4каждая ,1 -я группа информационных входов которого объединена с группой информационных входов системы и подключена к группе информационных выходов соответствующего буферного регистра данных, выход поля занятости каждого буферного регистра данФных подключен к-м входам занятости соответствующих блоков индивидуального управления, группы входов приема запросов которых подключены к группам информационных выходов соответствующих блоков обработки запросов, вход сброса занятости каждого буферного регистра данных подключен к соответствующему входу сброса системы, группа информационных входов каждого буферного регистра данных подключена к группе инфор - мационных выходов соответствующего мультиплексора данных, группа выходов-го блока:памяти подключена к -й группе информационных входов (= 1 -1) соответствующего мульти 1плексора данных, 1 -я группа запросных входов каждого блока обработки запросов подключена к группе адресных входов соответствующего муль,типлексора данных, группа выходов приоритетности запросов блока обраб отки запросов подключена к соответствующим группам управляющих входов мультиплексора адреса, мультиплексора записываемых данных и группе входов очередности выполнениязапросов блока индивидуального управления, выход граничного адресакаждого блока памяти подключен квходу адреса соответствующего блокаобработки запросов, а блок индивидуального управления содержит ждущийгенератор импульсов, элемент ИЛИ,счетчик, дешифратор, триггер, коммутатор, группу иэ Ц элементов И,причем вход запуска ждущего генератора подключен к выходу элемента ИЛИ,входы которого подключены к входамприема запросов блока, выход ждущегогенератора импульсов подключен ксчетному входу счетчика, выход которого подключен к входу дешифратора,выход которого подключен к исполнительному выходу блока, первым входамэлементов И группы, входу сбросасчетчика, входу установки триггера,выход которого подключен к объединенным вторым входам эЛементов Игруппы, входу запрета запуска жду1151974 3щего генератора импульсов, входу разрешения сброса счетчика, выходы элементов И группы подключены к выходам записи блока, третьи входы элементов И группы подключены к вхо дам очередности выполнения запросов блока, первая группа информационных входов коммутатора подключена к входам очередности выполнения запросов блока, вторая группа информацион- )О ных входов коммутатора подключена к входам занятости блока, выход коммутатора подключен к управляющему входу триггера.Кроме того, блок обработки за-15 просов содержит регистр, узел прио-. ритета и М схем сравнения, причем первые входы схем сравнения подклю-, чены к входам запросов блока, вторые входы схем сравяения подключены 20 к входам адреса блока, выходы схем сравнения подключены к информационным входам регистра,. а также к группе информационных вьиодов блока, управляющий вход регистра подключен 25 к управляющему входу блока, выходы регистра подключены к входам узла приоритета, выходы которого являются выходами приоритетности блока.На фиг. 1 изображена структурная 30 схема системы доступа к памяти; на фиг. 2 - структурная схема буферного регистра данных на фиг. 3 - струк)туриая схема блока обработки запросов; на фиг. 4 - структурная схема блока индивидуального управления, иа фиг. 5 - пример конкретной реализации узла приоритета.Система доступа к памяти содержит , М процессоров 1, 1( блоков 2 памяти, 40М мультиплексоров 3 данных, В буферных регистров 4 данных, 1( мультиплексоров 5 адреса, 1( регистров 6 адреса, 1( блоков 7 обработки запросов, 1( блоков 8 индивидуального управле ния и 1( мультиплексоров 9 записываемых данных. Буферный регистр данных содержит регистр 10 и триггер 1.0Блок обработки запросов содержит регистр 12, узел 13 приоритета и И схем 14 сравнения.Блок индивидуального управления содержит ждущий генератор 15 импульсов, элемент ИЛИ 16, счетчик 17, дешифратор 18, триггер 19, коммутатор 20, группу элементов И 21,Кроме того, схема доступа к памяти содержит шину 22 считывания информации, шину 23 запросовпроцессоров, шину 24 данных мультиплексоров данных, шину 25 данных буферного регистра данных, шину 26 адреса мультиплексора адреса, шину 27 адреса регистра адреса, шину 28 управления, шину 29 данных мультиплексора записываемых данных, установочную шину 30, шину 31 состояния триггеров, шину 32 сброса, шину 33 адреса мультиплексоров данных, ши- ну 34 граничных адресов блоков памяти и шину 35 сравнения.Устройство работает следующим образом.Система доступа к памяти (фиг. 1) объединяет М процессоров 1, которые могут обращаться к общей для них памяти за информацией. Если общая память выполнена в виде запоминающего устройства требуемого объема, имеющего один вход и один выход, то неизбежно возникают конфликты по обращению к памяти от различных процессоров 1. Процессор 1, обращение от которого к памяти в данный момент реализуется, выполняет производительную работу, а все осталььые процессоры 1, ожидающие приема их запросов на обработку, простаивают, Обращение процессоров 1 к общей памяти преследует в общемслучае две цели: получение новойуправляющей информации, выборка изпамяти новой порции обрабатываемойинформации или занесение в память промежуточных и конечных результатов.Будем рассматривать процессоры как независиюе и выполняющие самостоятельные задачи. При этом вероятность того, что все процессоры 1 или некоторые из них выставят запрос на обращение к одной и той же ячейке памяти мала, илн вообщеравна нулю (из условия независимости программ для различных процессоров 1),1 В предлагаемой системе общаяпамять разбивается на 1 блоков 2 памяти. С увеличением числа блоков2 памяти увеличивается вероятностьбесконфликтной работы системы,но увеличивается и оборудование. Кроме того, информация, предназначенная для некоторого процесса 1,занимает какую-то локальную областьпамяти и пересечение этих областей для различных процессоров незначительно (обычно это пересечение происходит на общесистемных организующих участках программы) . 5Если объем блока 2 памяти выбран меньшим или равным минимальному. объем информации, требуемому для какого-либо процессора 1, а процессоры 1 характеризуются примерно оди"10 иаковым быстродействием, то большая часть (или все) обращений от различных процессоров 1 осуществляется к различным блокам 2 памяти. Это объясняется тем, что в блоках пересечения, т.е. в блоках, содержащих окончание задачи для одного процессора 1 н начало для другого, обычно размещаются информация для обработки, промежуточные результаты одного процессора 1 и управляющая информация для другогоКроме того, необходимо учитывать конкретныеособенности алгоритмов различных задач.Информация считывается из-го блока 2 памяти (шины 22) по запросу от 1 -го процессора 1 (шины 23) через 1 -й мультиплексор 3 данных (шины 24) и-й буФерный регистр 4 данных (шины 25) в-й процессор. ЗО В системе имеется М мультиплексоров 3 данных и буферных регистров 4 данных в соответствии с числом процессоров 1.Адрес считываемых или запнсываемыхз 5 данных через 1 -й мультиплексор 5 адреса заносится по шине 26 на регистр 6 адреса, выход 27 которого соединен с адресными входами блока 2 памяти.Включение 1 -го блока 2 памяти 40 в работу осуществляется после приема обращенного к нему запроса в-й блок 7 обработки запросов и управляется сигналами формируемыми ) -м устройством 8 индивидуального управ ления (шины 28).Информация, записываемая из 1 -го процессора 1 в-й блок 2 памяти, по шинам .23 заносится через-й мультиплексор 3 данных (шины 24) 5 о на ф -й буферный регистр 4 данных и с выходных шин 25 буферного регистра 4 данных через-й мультиплексор 9 записываемых данных по шинам 29 поступает на информационный вход"го блока 2 памяти.На фиг. 2 приведена структурная схема буферного регистра 4 данных,который содержит регистр 10, разрядность которого 1 определяется требуемым форматом перемещаемой .между процессорами 1 и блоками 2 памяти информацией, и триггер 11, Последний устанавливается в единичное состояние по установочным входам импульсов, поступающим по шинам 30 из блоков 8 индивидуального управ- . ления. Этим же импульсом производится прием информации с шин 24 на регистр 10. Выход триггера 11 (шина ЗЦ сигнализирует о наличии в регистре 10 запрашиваемой информации. Установка в единичное состояние триггера 11 запрещает прием (с занятием какого-либо блока 2 памяти) запроса от процессора 1, которому соответствует установленный триггер 11. Это позволяет обеспечить прием на обработку запроса от другого процессора 11 имеющего более низкий приоритет, в то время, когда более приоритетный процессор 1 занят на приеме ранее подготовленной информации и не готов к приему новой. Сброс триггера 11 осуществляется сигналом, поступающим по шине 32 от соответствующего процессора по окончании в нем операций по приему информации с буферного регистра и данных, т,е. когда дальнейшее хранение информации в буферном регистре 4 данных не требуется.Количество регистров 4 данных и мультиплексоров 3 данных в системе равно числу процессоров 1 и между ниии установлено взаимооднозначное соответствие,Мультиплексор 9 записываемых данных, число которых в системе равно числу блоков 2 памяти, представляет собой 3 М - входовых мультиплексоров с общей адресной частью, на которую по шинам 33 подается из соответствующего блока 7 обработки запросов адресная комбинация выбирающая источник записываемых данных.1Мультиплексоры 3 данных представляют собой совокупность иэ М входовых мультиплексоров с общими адресными входами.Мультиплексоры 5 адреса представляют собой совокупность Й -входовых мультиплексоров с общими адресными входами, число которых соответст 1151974 10вует числу разрядов в адреснойинформации для блока 2 памяти,Регистр 10 является 3 -разрядным регистром с 1 дизъюнктивно соединенными входами синхронизации, на 5которые по шинам 30 поступают исполнительные импульсы от того из Вблоков 8 индивидуального управления,.который обрабатывает запрос, соответствующий рассматриваемому регистру 4 данных. Эти же импульсы поступают одновременно на дизъюнктивносоединенные входы установки в единицу (5) триггера 11, являющегося5 -триггером, на вход К поступает 15импульс сброса от подключенного кшинам внешней связи (которыми являются шины 23, 25 и 32) процессора 1.Блок 7 обработки запросов (фиг. 3)содержит регистр 12, на который по 20шинам 23 от процессоров 1 помещаютсясоответствующие данному блоку 2 памяти запросы. Записью запросов в регистр 12 управляет блок 8 индивидуального управления по шинам 28. 25Запросы проверяются на соответствиеданному блоку 2 памяти на схемах14 сравнения сравнением с граничными адресами, индивидуальными длякаждого блока 2 памяти (шины 34). 30Выходные шины 35 схем 14 сравнениясоединены с информационными входами регистра 12, а также с входамиблока 8 индивидуального управлениядля запуска временной диаграммы обработки запросов.Запросы, записанные в регистр 12,поступают на узел 13 приоритета, гдеопределяется очередность выполнениязапросов, и по шине 33 наиболее40приоритетный иэ имеющихся запросовпоступает на соответствующие входымультиплексора 5 адреса, мультиплексора 9 записываемых данных и блока 8индивидуального управления. По окончании обработки запроса производится новый прием в регистр 12.Таким образом, при одновременномпоступлении нескольких обращенийк одному блоку 2 памяти все запросы принимаются на регистр 12, ночерез узел 13 приоритета проходиттолько один из них (наиболее приоритетный). После окончания обработкипроцессору 1 по шине 25 сообщается 5 зоб этом и обработанный запрос снимается с шинь 23. Осуществляетсяповторный прием на регистр 12 ожидавших обработки и вновь поступившихк этому моменту запросов, послечего процесс повторяется.Все управление в системе доступак памяти осуществляется блоками 8индивидуального управления (фиг. 4).Он содержит ждущий генератор 15 импульсов, который запускается единичным уровнем с выхода элемента ИЛИ16, собирающего запросы, поступающиепо шинам 35 к соответствующему блоку 2 памяти,С выхода ждущего генератора 15импульсов импульсы поступают на счетчик 17 и с его выходов на дешифратор 18, на выходе 28 которого формируются исполнительные импульсы, управляющие работой системы. Триггер 19сигнализирует о занятости данного блока 2 памяти обработкой какого-либозапроса. Он устанавливается в единичное состояние определенным импульсомпо шине 28, при условии, что триггер11, соответствующий процессору 1, откоторого поступил запрос, находится в нулевом состоянии, что определяется схемой коммутатора 20. Числогрупп коммутации в этой схеме соответствует числу процессоров 1. Выход коммутатора (единичный уровеньна нем) запрещает установку триггера19, На нем коммутируются шины 31(выходы триггеров 11) и. соответствующие им разряды шины 33 (выход узла13 приоритета). Этим осуществляетсявыделение принятым на обработку запросом соответствующего ему триггера 11 и анализ его состояния.Единичный уровень на выходе триг"гера 19 разрешает запись по определенному импульсу. но шине 28 в соответствующий принятому запросу регистр 4 данных. Импульс- записи вырабатывается на одной из шин 30группой элементов И 21, В группувходят Ю трехвходовых элементов И,два входа которых соединены с шинами 28 и выходом триггера 19, а третьивходы соединены с соответствующимиразрядами шин 33.Кроме того, единичное состояние триггера 19 запрещает повторный запуск ждущего генератора и разрешает обнуление счетчика 17 импульсов, соответствующим окончанию обработки запроса.Использование предлагаемой системы доступа к памяти обеспечивает11.доступ от любого процессора к любому участку памяти, что позволяет создавать высокопроизводительные алгоритмы, не ограниченные заранее установленным объемом блока памяти, с использованием обобщенных банков данных и наборов. унифицированных процедур.12 1.151974 увеличение числа процессоРов не сокращает доступного отдельному процессору объема памяти. 5 Таким образом, предлагаемая система доступа к памяти позволяет достичь большей производительности, имеет повышенную живучесть и надезность.