Матричный накопитель информации

МАТРИЧНЫЙ НАКОПИТЕЛЬ ИНФОРМАЦИИ, содержащий ячейки памяти, каждая из которых состоит из динисторных элементов памяти, входы которых подключены к соответствующим числовым шинам, а выходы к соответствующим разрядным шинам данной ячейки памяти, первых шин выбора ячейки памяти, отличающийся тем, что, с целью повышения его быстродействия и снижения потребляемой им мощности, он содержит общие разрядные шины, а каждая ячейка памяти содержит вторую шину выбора ячейки памяти, две группы ограниченных диодов, причем аноды ограниченных диодов первой группы подключены к первой шине выбора ячейки памяти, катоды ограничительных диодов второй группы подключены к второй шине выбора ячейки памяти, катоды ограничительных диодов первой группы и аноды ограничительных диодов второй группы подключены к соответствующим разрядным шинам данной ячейки памяти, группы токозадающих резисторов, первые выводы которых подключены к соответствующим разрядным шинам данной ячейки памяти, вторые выводы к соответствующим общим разрядным шинам накопителя.

Изобретение относится к области накопления информации и может быть использовано в устройствах вычислительной техники и автоматики.
Цель изобретения повышение быстродействия и снижение потребляемой мощности накопителя.
На фиг. 1 представлена электрическая схема накопителя; на фиг.2 разрез структуры столбца накопителя; на фиг.3 временные диаграммы работы накопителя.
Матричный накопитель информации содержит элементы 1 памяти, объединенные в ячейки 2 памяти. В каждой ячейке 2 имеются разрядные шины 3, выполненные из полупроводникового материала первого типа проводимости. Шины 3 являются катодами диодов 4 первой группы. Аноды диодов 5 второй группы выполнены из полупроводникового материала второго типа проводимости. Каждая ячейка памяти также содержит группу токозадающих резисторов 6, первые выводы которых перемычкой 7 подключены к ответвлениям разрядных шин 3. Выборка ячейки 2 памяти осуществляется с помощью первой 8 и второй 9 шин выбора ячейки памяти. Каждая строка элементов 1 объединена числовой шиной 10. Ячейки 2 памяти объединены общими разрядными шинами 11.
Накопитель работает в соответствии с временными диаграммами фиг.3. В режиме хранения информации на шинах 10 поддерживается высокий потенциал, а на шинах 11 потенциал U₁, при этом разность потенциалов шин 10 и 11 должна быть не меньше падения напряжения на элементе 1 памяти. На шинах 8 поддерживается потенциал U₄, где U₄-U₁ U_o U, где U_o падение напряжения на прямосмещенном p-n-переходе;
U разбаланс потенциалов шин 8 и 11, возникающий при различных дестабилизирующих факторах (температура, напряжение питания, технологический процесс).
На шинах 9 поддерживается потенциал U₆, где U₁ U₆ U_o. В режиме записи "1" потенциалы шин 9 не изменяются. Потенциал шины 8 ячейки 2, где находится выбираемый элемент 1, опускается до величины U₅. Потенциалы шин 10 невыбранных ячеек 2 поддерживаются без изменения, а потенциалы числовых шин 10 выбранной ячейки 2, но невыбранного элемента 1 памяти, опускаются до величины, обеспечивающей отсечение невыбранных элементов 1. Hа выбранной числовой шине 10 потенциал не изменяется. К общей разрядной шине 11 прикладывается потенциал U₂< U₁, т.е. обеспечивается перепад потенциала на шине 11, необходимой для записи "1". При этом происходит включение динистора элемента 1 памяти, находящегося в выбранной ячейке 2 на пересечении выбранных шин 10 и 11. Во всех остальных элементах 1 информация не изменяется.
В режиме записи "0" потенциал шин 8 не изменяется. Потенциал шины 9 ячейки 2, где находится выбираемый элемент 1, поднимается до величины U₇. Потенциалы шины 10 невыбранных ячеек 2 поддержи- ваются без изменения, а потенциалы шин 10 выбранной ячейки 2, но невыбранного элемента 1, опускаются до величины, обеспечивающей отсечение невыбранных элементов 1 памяти. На выбранной шине 10 потенциал не изменяется. К общей разрядной шине 11 прикладывается потенциал U₃>U₁, т.е. обеспечивается перепад потенциала на шине 11, необходимый для записи "0". При этом динистор выбранного элемента 1 памяти выключается, а в остальных элементах 1 информация остается без изменений.
В режиме считывания потенциалы шин 8, 9 поддерживаются без изменений. Не изменяются также потенциалы шин 10 невыбранных ячеек 2. Потенциал невыбранных шин 10 выбранной ячейки 2 снижается до величины, необходимой для отсечения невыбранных элементов 1. На выбранной шине 10 потенциал не изменяется. При таком распределении потенциалов ток от источника сигналов, управляющего выбранной шиной 11, распределится между резисторами 6 всех ячеек 2. При этом в выбранной ячейке 2 ток может протекать либо через выбранный элемент 1 памяти, либо по шине 8 через диод 4.
Разбиение накопителя на ячейки 2 позволяет уменьшить паразитную емкость и сопротивление разрядной шины, а следовательно, повысить быстродействие и уменьшить мощность, потребляемую для перезаряда паразитных емкостей.
Изобретение относится к области накопления информации и может быть использовано в устройствах вычислительной техники и автоматики. Цель изобретения - повышение быстродействия и снижение потребляемой мощности накопителя. Цель достигается тем, что накопитель дополнительно содержит две группы диодов 4, 5, резисторы 6, вторую шину 9 выбора ячейки 2 памяти, общие разрядные шины 11 с соответствующими связями. Введение указанных элементов в накопитель позволяет разбить его на блоки, в результате чего уменьшается паразитная емкость и сопротивление разрядных шин 3 ячеек 2. На перезаряд паразитной емкости шины 3 тратится меньшая емкость. Снижается также постоянная времени этого переразряда. 3 ил.