Аналого-цифровая вычислительная система и аналоговая вычислительная машина (ее варианты)

(53)4 С Оп ) 1 л 1 у. ИЕ ИЗОБРЕТЕНИЯ ь,. . У СВИДЕТЕЛЬСТВУ ОПИСАН АВТОРСКОМ 35 Г.ВолБ., Шу- ычислипоколен лектроУшаков Вцифровой втретьегоосы радиоэвып,2, 19217672,1978. с.б. вычислиисполькоренени диретения ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(56) Петров Г.М.бин Ю.А. Аналоготельный комплексАЦВК-З./Сб. "Вопрники", сер. ЭВТ,Патент США У 4кл. С Об,) 1/00,(54) АНАЛОГО-ЦИФРОВАЯ ВЫЧИСЛИТ СИСЙР 1 А И АНАЛОГОВАЯ ВЫЧИСЛИТ МАШИНА (ЕЕ ВАРИАНТЫ)(57) Изобретение относится к тельной технике и может быть зовано для моделирования в у ном и реальном масштабах вре намических систем. Целью изо является упрощение системы, Системасодержит ЭВМ, ,АВМ, системный распре-делитель ш тактов, мультиплексор,контроллер передачи данных, контроллер прямого доступа к памяти, блокраспределения запросов прерываний иконтроллер прерываний. АВМ по первому варианту содержит элементы И, блоки интегрирования, суммирования, масштабирования, нелинейного преобразования, перемножения, цифроаналогового преобразования, аналого-цифровогопреобразования памяти, аналоговыекоммутаторы, компараторы, таймер иместный распределитель ш тактов. ВАВМ по второму варианту по сравнениюс первым увеличено число интеграторов и уменьшено число блоков памяти.Цель изобретения достигается за счетреализации режима разделения временив АВМ. 3 с,пф-лы, 10 з.п.ф-лы,22 ил, 17 1259 ДП сформированным одновибратором 51 по заднему фронту сигнала ДП, осуществляется через элемент ИЛИ 59 запись ординаты У; в узел 60 памяти по коду 5По заднему фронту сигнала ДП одновибратором 52 формируется импульс "Вычитание", который через элемент ИЛИ 72 поступает на тактовый вход преобразователя 74 и уменьшает его 10 код на единицу.Сигнал ДЛ, сформированный одно- вибратором 53 по заднему Фронту импульса "Вычитание", записывает через элемент ИЛИ 73 то же значение .ордина ты в узел 61 памяти по адресу 1-1.Теперь новую записанную информацию нужно переписать в регистры 62 и 63. Для этого импульсом "Сброс", сформированным одновибратором 54 по 20 заднему Фронту импульса ДГз, триггер 56 устанавливают в нулевое состояние и узлы 60 и 61 памяти переводятся в режим считывания.Своим задним Фронтом импульс 25 "Сброс" с помощью одновибратора 55 Формирует сигнал ДП 4, который поступает на вход элемента ИЛИ 78 и обеспечивает с помощью сигналов ДП 1 и ЗР перезапись информации из узлов 60 и 61 памяти в регистры 62 и 63.При этом триггер 69 сигналом с выхода элемента И 76 устанавливается 1 в единичное состояние, благодаря чему генератор 70 может работать. Блок35 переводится снова в режим воспроизведения функции. При работе блока в режиме разде:ления времени информация об ш Функ 40 циональных зависимостях заносится в узлы 60 и 61 памяти,При переходе от решения одной задачи к решению другой задачи меняется код И такта, поступающий с шины 19. Это обеспечивает выбор новой45 зонЫ блоков памяти, откуда извлекаютсязначения Ущ, и 1, для новой Функциональной зависимости. В момент смены кодов по входам номера задачи сиг-нал Зап.-счит. (низкий потенциал) эа прещает прохождение сигнада ДП через элемент И 76 на узлы 60 и 61 памяти, что предотвращает возможныесбои памятиКроме того, сигнал Зап. -счит. задним фронтом, пройдя черезэлемент ИЛИ 78, формирует сигнал ДПи ЗР для перезаписи значений ординат 1 Н и 1, новой задачи в ре 300 18гистры 62 и 63. Это необходимо для того, чтобы информация для новой задачи появилась на выходе бяока, даже если преобразователь 74 при переходе от одной задачи к другой не сделал ни одного шага.На фиг.6 показан один из возможных вариантов аналогового коммутатора 37, представляющего собой коммутирующую аналоговые величины матрицу, имеющую 40 входов и 24 выхода. В качестве коммутирующего элемента, в нем используется матрица 79, имеющая 4 вх и 4 вых, в которой любой вход (выход) может быть соединен с любым выходом (входом) подачей соответствующих управляющих сигналов на матрицу 79.Коммутирующая матрицы 79 (фиг.7) содержит 16 аналоговых ключей 87, выполненных на полевых транзисторах. Аналоговые входы и выходы ключей соединены между собой, а управляющий вход каждого ключа подключен к выходу соответствующего КЯ-триггера 86, подключенного Б-входом к выходу соответствующего элемента И 85, а К- входом - к цепи сброса, Элементы И 85 совместно с инверторами 81-84 образуют дешифратор входного четырех- разрядного кода АВСЭ.При задании конкретного значения кода, разряды АВ которого определяют И-вход матрицы, а разряды СП-Ч;-выход матрицы, на входах одного из элементов И 85 устанавливаются единичные значения и при подаче команды "Запись" соответствующий триггер 86 переходит в единичное состояние, включив соответствующий аналоговый ключ 87. Таким образом, связь между И 1-входом и И -выходом матрицы установлена. Меняя входной управляющий код и подавая команду Запись , можно включить другие ключи. Размыкание ключей осуществляется перед началом коммутации подачей безадресной команды "Сброс, в результате действия которой все ключи размыкаются .Образование коммутирующей матрицы размером 40 вх на 24 вых производится параллельным соединением аналоговых входов и выходов матриц 4 вх х 4 вых.На фиг.6 показано как объединяют ся матрицы 4 вх х 4 вых по аналоговымвходам и выходам для получения матрицы 40 вх х 8 вых. Матрицы разбиты на группы по 1 О шт. в каждой. Соответ19ствующие выходы матриц 4 вх х 4 вых одной группы объединены и подключены к входам повторителей 80, выходы которых являются выходами блока. Входы групп матриц в блоке соответственно объединены. Матрица 40 вх х 24 вых получается соответствующим объединенным входом трех матриц 40 вх х 8 вых.Схема. управления аналоговым ком 1259 ставлены только первая и третья матрицы 40 вх х 8 вых).Работу схемы рассмотрим совместно с работой соответствующего блока 29 памяти . Их совместная работа определяется двумя режимами - запись требуемой информации в блок 29 памяти и считывание информации из блока 29 памяти с записью ее в коммутирующие матрицы.Для записи информации в блок 29 памяти в фазе "Запись" сигнала Зап. - считс шины 16 подается двоичный код (Ивых. М 04 разр), соответствующий 1 номеру выхода матрицы, а с шины 15 - двоичный код (Ивх М О 15 20 25 5 разр), соответствующий 1 номеру входа матрицы, который требуется соединить с 1 выходом матрицы.С шины 16 подается сигнал "Блок",30 который через элемент И 90 поступает на входы элементов И 92 (на выходеэлемента НЕ 89 находится единичныйсигнал).3-й и 4-й разряды И вых М посту 35 лают на дешифратор 94 группы выходов,который дает разрешающий сигнал на один из трех элементов И 92, определяя группу элементов 88 памяти, соответствующую одной из трех матриц 40 вх х 8 вых, в которой находится выход 40 вх х 24 вых.Сигнал ДП с шины 18 поступает на выбранную группу элементов 88 памятичерез соответствующие элементы И 92и ИЛИ 93 и обеспечивает запись 05разрядов И вх М в ячейку с номером,определяемым 02 разрядами И вых Ми И такта.1. 50 55 В режиме считывания порой подает" ся команда "Сброс" (фиг.2, 8), которая формируется из переднего Фронта Фазы считывания сигнала Зап.-счит., и ключи всей матрицы размыкаются. После этого с шины 16 (И вых М 02 разр) поступают последовательно коды,определяющие номера выходов. Каждому коду соответствует сигнал ДП, каждый мутатором 37 показана на фиг.8 (пред зоо 20из которых попадает через элементы И 91 и ИЛИ 93 одновременно на элементы 88 всех групп, независимо от кода в разрядах 3 и 4 И вых М. Через определенный промежуток времени на выходах элементов 88 памяти появляется информация, ранее записанная по данным адресам. Разряды 0 и 1 И вх М с элементов 88 памяти и разря-. ды 0 и 1 И вых. М с шины 16 поступают непосредственно на управляющие кодовые входы И вых и И вых матриц 4 вхх х 4 вых. Разряды 25 И вых М с элементов 88 памяти каждой группы поступают на соответствующие дешифраторы 95. Каждый дешифратор 95 дает разрешающий сигнал в своей группе на один из элементов И 96 и на один из элементов И 97.2-й разряд И вых М дает разрешающий сигнал или через элемент НЕ 98 на элемент И 99, или на элемент И 100,Таким образом, поступивший стробирующий сигнал ЗР обеспечивает в каждой из трех групп запись информации в одну из матриц 4 вх х 4 вых.Аналогично информация из блока 29 памяти переписывается в память ключей и для остальных выходов матрицы при соответствующем изменении адреса в 02 разрядах И вых М и поступлении сигналов ДП и ЗР.Запись в блок 29 памяти производится последовательно для каждого из 24 выходов матрицы, а считывание - последовательно по три выхода одновременно, чем достигается сокращение времени развертки информации в блоке в каждом такте.Набор аналоговых коммутаторов 37 определяет систему автоматической коммутации, обеспечивающую полную коммутацию аналоговых входов и выходов блоков АВМ.На фиг.9 показан вариант схемы таймера 30 реального времени, где адресный вход блока 29 памяти изображен в виде двух входных шин 105 и 106 и представляет собой многоразрядную адресную магистраль, одна часть разрядов которой образует шину 105, другая - шину 106, Аналогично представлен информационный выход блока 29 памяти в виде шин 102 и 103. Информация на вход блока 29 памяти поступает по шине 107 с выходов группы элементов ИЛИ 108.21 259В блок 29 памяти предварительно по шинам 15 и 16 с учетом номера такта, передаваемого по шине 19, и при выбранном адресе таймера, поступающем на вход элемента И 148, записываются значения моментов времени, в которые необходимо передать на блоки интегрирования управляющие воздействия, также записываемые в виде команд управления интеграторами в О этот же блок 29 памяти, и значения моментов времени начала Си окончания йщ обмена информацией между АВМ 2 и ЦВМ 1.5Таймер 30 работает под управлением сигналов развертки, поступающих по шине 16, после запуска командой Пуск задачи , поступающей с шины 7 во время такта, обслуживающего данную задачу. Команда "Пуск задачи" поступает на элемент И 123 узла 19; пуска и устанавливает триггер 122, в единичное состояние, Команда Пуск задачипоступает также на элемент И 138, узла 135 включения развертки и устанавливает триггер 37, в единичное состояние, Через элементы И 136, и ИЛИ 140 на группу элементов И 141 поступает разрешение30 и сигналы развертки проходят через группу элементов И 141 в схему таймера 30. Для управления работой используются десять сигналов развертки, поступающих последовательно(фиг.9, "1 разв." - "1 О разв."), Сиг- нал1 разв, поступает через элемент И 120, и элемент ИЛИ 116 на элементы ИЛИ 130 и 146, Сигнал с выхода элемента ИЛИ 130 обеспечивает с помощью шифратора 126 формирование4 О адреса временной опоры 1 начала отсчета времени через группу элементов ИЛИ 118, с которого начнут формироваться значения времени временных точек 1, где 0( Б, для выработки команд управления интеграторами, Сигнал с выхода элемента ИЛИ 146 обеспечивает режим записи в блоке 29 памяти и открывает группу элементов И 115, по которым через группу элементов ИЛИ 108 в блок 29 памяти поступает значениесо счетчика 149отекущего времени, который переключается частотой тактов Т , поступающих с шины 19 номера такта, уменьшенной с помощью счетчика 147 числа тактов в ш раз, благодаря чему фиксированное значение счетчика 149 сохраняет 300 22ся в течение одного цикла Ь 1. Такимобразом, в результате действия сигнала "1 разв," в блок 29 памяти записывается временная опора 1 ц для интеграторов.Аналогично действие сигнала "2разв," через элементы И 21, ИЛИ 117и 131, шифратор 127, элементы ИЛИ118 и 146, И 115 приводит к записи вблок 29 памяти временной опоры начала отсчета интервала времени обмена(причем в обе ячейки блока 29 памятизаписаны одинаковые значения моментов времени), Сигнал "3 разв." черезэлемент И 124, сбрасывает схему119 . пуска в состояние, в котором,гсигналы "1 разв," и "2 разв.", поступающие в последующих циклах 6 С,не воздействуют на блок 29 памяти.Сигнал 3 разв." через элементыИЛИ 130, 133 и 110 обеспечивает прием в регистр 109 временной опорыдля интеграторов из блока 29 памяти,Сигнал "4 разв," обеспечиваетсчитывание со счетчика 132 временных точек кода, который поступаетчерез группы элементов И 125 и ИЛИ18 в блок 29 памяти и используетсяв качестве адреса ячейки блока 29памяти, в которой хранится значениевременивременной точки (в рассматриваемом случае работы от моментапоступления команды "Пуск задачи "в счетчике 132, находится нулевойкод), Кроме того, сигнал "4 разв."через ячейки ИЛИ 133 и 144 обеспечивает считывание из выбранной ячейкиблока 29 памяти информации, частькоторой, содержащая команды управления интеграторами, помещается в регистр 104; управления интеграторамиа другая часть, содержащая значениевременивременной точки (в данномслучае нулевой временной точки), помещается в регистр 111 значения времени,Коды с регистров 109 и 111 суммируются в сумматоре 112. Результат .суммирования поступает на узел 113 сравнения кодов, где сравнивается со значением времени со счетчика 149 текущего времени. Если два кода совпадут, узел 113 вырабатывает сигнал сравнения, который поступает на элемент И 143;, Сигнал "5 разв." прохо- дит на выход элемента И 143;, увеличивает код счетчика 132 на единицу, обеспечивая тем самым формирование125923нового адреса со счетчика 132, в следующем цикле АТ и считывает содержимое регистра 104; в распределитель 14 ш тактов. При несовпадении кодов в узле 113 показание счетчика132 в данном цикле работы не меня 1ется и регистр 104, не считывается.Сигнал "6 разв." обеспечивает прием в регистр 109 временной опоры йо начала отсчета интервала времени 10 обмена, сигнал "7 разв.", используя шифратор 128, обеспечивает прием в регистр 111 величины значения момента времени начала й обмена. Результат суммирования этих двух величин 15 на сумматоре 112 сравнивается со значением текущего времени узлом 113 сравнения. При совпадении кодов вырабатывается сигнал сравнения, который вместе с сигналом 8 разв. пос тупает на входы элемента И 144, на выходе которого формируется сигналпоступающий в контроллер 5. При При несовпадении кодов в узле 113 сигнал 1 щ не вырабатывается. 25Сигнал "9 раэв.", используя шифра-, тор 129, действует аналогично сигналу "7 разв.", извлекая из блока 29 памяти значение момента времени окончания йобмена. При совпадении кодов узлом 113 вырабатывается сигнал , сравнения, который вместе с сигналом "10 разв." поступает на вход элемента И 145;, на выходе которого форми,руется сигнал с поступающий в расКО 135 пределитель 6 прерываний. Кроме того, сигнал Сд, используется для организации записи нового значения временной опоры 1 О начала отсчета интервала времени обмена через элементы ИЛИ 134, 131 и 146. При несовпа 40 дении кодов узлом 13 сигнал с не вырабатывается.Временная опорадля интеграторов записывается только один раз, а45 именно в момент пуска задачи, что обеспечивает последовательную выборку ячеек блока 29 памяти, хранящих значения временных точек с командами управления интеграторами, а временная опора й для обмена записыва ется всякий раз, когда наступает сравнение кодов для СО, на узле 113, что обеспечивает цикличность выработки интервалов обмена.В такте Ттаймер 30 работает55 аналогично рассмотренному. В последующих циклах 4 г. работа таймера 30повторяется. В такте Т; таймер 30300 24 работает до тех пор, пока не поступит с шины 8 команда ИП, котораячерез элемент И 139, сбрасываеттриггер 137; в нулевое положение,благодаря чему запирается группа элементов И 141 на время существованиятакта Т,. Показанный на фиг.9 дешифратор 142 служит для формирования позиционных сигналов Т; из двоичногокода,Рассмотрим, как происходит распределение тактов по раэличнь 1 м задачам, решаемым на АВМ и АЦВС. Распределение тактов обеспечивается распределителями 14 и 8 тактов (фиг.10).Коды номеров тактов распределителями 14 и 8 распределяются по различным рабочим местам в соответствии с программой, заложенной в распределители 14 и 8 тактов группой пользователей, одновременно работающих наданной АЦВС, Распределение тактов порабочим местам осуществляется с помощью входов 169 и 150 распределения тактов,Рассмотрим такт Т. Пусть навход 169, узла 168 подана логическая "1", а на входы 169 узлов 168 - 168 - логический "0", кроме того, на вход 150, подан логический "0". При этом только элемент 170 узла 168 обеспечивает в такте Т возможность управления АВМ по входам 21 - 24, автономного управления. При совпадении номера такта (в данном примере такта Т,) с номером такта, заданным оператором с входа 171 выбора номера такта, сигнал разрешения с выхода элемента И 170 поступает через элемент ИЛИ 172 на входы элементов И 26- 281, и подготовленная на нем адресная, командная и числовая информация поступает с выходов элементов И 26- 28 к шинам АВМ 2, на шине 19 номера такта которой в это же время находится номер такта Т и, следовательно, в блоках 29 памяти и узлах памяти блоков 34"и таймера 30 выбрана зона памяти, соответствующая данному такту.Аналогично рассмотренному такт Т обеспечивает работу по входам автономного управления 21 - 24 соответствующей подачей сигналов на входы 169 и 150(фиг.10), а такт Т, - ЦВМ 1. В последнем случае номер так-та Т с выхода дешифратора 156 про эг 1259300ходит только на выход элемента И 151, (сигнал "0" с входа 169, узла 168, через элемент НЕ 152, и сиг- нал "1" с входа 150дают разрешение на элемент И 151 щ) и поступает в мультиплексор 3, обеспечивая в такте Т возможность управления системой только от вицеотерминала 11,Аналогично могут быть распределены остальные такты для ЦВМ и уст- О ройств автономного управления АВМ. При решении сложных задач, требующих большого количества операционного оборудования, пользователь может испольэовать несколько тактов, В этом случае соответственно сокращается число рабочих мест, при этом на все входы 169 и 150 (Фиг.0) должна быть подана согласованная информация в соответствии с распределением рабочих 20 мест.В данной АЦВС используются следующие типы взаимодействия между ЦВМ и другими устройствами системы: процессорный обмен информацией (обеспечи вается контроллером 4 передачи данных),обмен в режиме прерывания программы цифрового процессора 9 (обеспечивается контроллером 7 прерываний), внепроцессорный обмен информа-Зо цией обеспечивается контроллером 5 прямого доступа к блоку 10 памяти),Взаимодействие между ЦВМ 1 и АВМ 2, осуществляемое посредством контроллеров 4, 5 и 7, мультиплексора 3 и распределителя 6 прерываний, происходит для ввода исходной информации в АВМ 2, необходимой для решения задачи, для обмена между ЦВМ 1 и 40 АВМ 2 результатами решения цифровой и аналоговой частей задачи на данном шаге решения, для вывода в ЦВМ 1 результатов решения в АВМ 2, дпя задания режимов работы АВМ 2 и контроля 45 ее состояния.В общем случае цифровой процессор 9 в системе выполняет Функции вычисления и управления. Вычислительные функции процессора 9 полностью определяются решаемой задачей и пред- ставляют собой набор математических и логических операций, выполняемых универсальной ЦВМ. Так, при моделировании динамических систем, описы-,.ваемых дифференциальными уравнениями, типичной операцией является цифровое интегрирование, выполняемое одним из известных методов, например, методом Эйлера, Адамса, Рунге-Кутта и т.п.К функциям управления процессора 9 относится ввод (вывод) информации в (иэ) АВМ 2 через контроллер 4 передачи данных, заполнение регистров контроллера 5 прямого доступа к памяти, осуществление арбитража между запросами устройств (контроллеры 5 и 7) на управление системной шиной.Укаэанные функции управления определяются структурой системы и являются общими при решении практически любой задачи в системе. На фиг,12 показан алгоритм решения в системе аналоговой задачи, длякоторой цифровой процессор 9 выполняет функции управления, на Фиг.13 -один из возможных вариантов цифрового процессора 9, выполняющего функ 1ции блока управления вводом - выводоми реализующего данный алгоритм.В процессе решения задачи процессор 9 выполняет программу, хранимуюв блоке 10 памяти. Каждая командапрограммы процессора выполняется запять тактов в следующей последовательности;такт 1 - запись адреса текущейкоманд из регистра 217 команд в регистр 230 адреса и формирование адреса следующей команды в регистре226 данных (первый тактовый импульс);такт 2 - запись адреса следующейкоманды в регистр 217 (второй тактовый импульс ТИ);такт 3 - выборка текущей командыиз блока 1 О памяти в регистр 208 инструкций и дешифрация кода команды(третий тактовый импульс ТИ );такт 4 - выборка операнда из блока 10 памяти или регистра мультиплексора 3 в регистр 226 данных процессора (четвертый тактовыи импульс);такт 5 - пересылка операнда изрегистра 226 данных в блок 10 памятиили регистр мультиплексора 3 (пятыйтактовый, импульс ТИ ),Тактовые импульсы с выхода генератора 233 через элемент И 235 приотсутствии сигнала РПД и единичномсостоянии триггера 236 поступают насчетчик 240 импульсов, который соединен с дешифратором 239, циклически вырабатывающим серию из пяти импульсов ТИ- ТИ27 1259Триггер 236 находится в единичномсостоянии при поступлении на первыйвход через элемент ИЛИ 237 сигналов"Пуск" или ПРЕР 1,При поступлении сигнала ОСТ, РПили "Общий сброс" на элемент ИЛИ 238осуществляется сброс счетчика 240 итриггера 236 в нулевое состояние.Перед началом работы процессорсигналом "Общий сброс" устанавливает Отриггеры и счетчик тактовых импульсов в исходное состояние.Цифровой процессор начинает ра.ботать при получении сигнала "Пуск",который запускает через элементы 5ИЛИ 237, И 235 и триггер 236 счетчик240 тактовых импульсов и осуществляет через элемент ИЛИ 216 запись врегистр 217 команд начального адреса программы, поступающего через 20группу элементов ИЛИ 221 с шифратора 223.Первый тактовый импульс ТИ, через группу элементов И 218, группуэлементов ИЛИ 211 и элемент ИЛИ 229 25осуществляет запись содержимого регистра 217 в регистр 230 адреса. Одновременно содержимое регистра 217поступает на первый вход сумматора219, на младший разряд второго входа которого поступает +1, в качестве которой используется сигнал "Ожидание" и которая снимается при выпополнении команды "Ожидание". На выходе сумматора 219 формируется адресследующей команды, который черезгруппу элементов И 220 при наличииТИ и группу элементов ИЛИ 222 записывается в регистр 226 данных тактоВым импульсом ТИ поступающим через 40элемент ИЛИ 225 на вход записи регистра 226.Вторым тактовым импульсом ТИ осуществляется запись адреса команды иэ регистра 226 в регистр 217, обеспе-, 45 чиваемая элементом ИЛИ 228, группой элементов И 227, группой элементов ИЛИ 221 и элементом ИЛИ 216.Третий тактовый импульс ТИ 9, используя элемент ИЛИ 232 и группу элементов И 231, адрес текущей команды из регистра 230 адреса выставляет на шину адреса А.Одновременно триггер 197 "Чтение" устанавливается в единичное. состояние сигналом ТИчерез элемент ИЛИ 196 и выдает на системную шину сигнал "Чтение". Сигнал ТИ через элеЗоо 28менты ИЛИ 191 и 192 при отсутствии запрещающих сигналов с элементов НЕ 25 и 94 устанавливает в единичное состояние триггер 193, который выдает на системную шину сигнал СхЗ,Блок 1 О памяти, получив СхЗ, осуществляет чтение ячейки, адрес которой находится на системной шине.Содержимое этой ячейки поступает по шине данных Д в процессор 9, После чтения ячейки блок 10 памяти выставляет сигнал СхИ, сообщающий процессору 9 о том, что данные находятся на системной шине. Сигнал СхИ через элемент ИЛИ 195 сбрасывает триггеры 19.7 и 193 в нулевое состояние.Данные с шины Д поступают в регистр 208 инструкций и записываются сигналом с выхода элемента И 207, сформированным сигналами ТИ и СхИ.Пусть команда в регистре 208 представляет собой команду пересылки данных из ячейки блока 10 памяти в регистр РАвв с контроллера 5.Первая группа разрядов команды содержит код команды и поступает из регистра 208 на дешифратор 212.Вторая группа разрядов команды представляет собой адрес ячейки блока 1 О памяти, в которой содержатся данные для регистра РАвво контроллера 5.Третья группа разрядов команды содержит адрес регистра РАвво контроллера 5.На четвертом тактовом импульсе вторая группа разрядов команды из регистра 208 через группу элементов И 209 и группу элементов ИЛИ 211 поступает в регистр 230 адреса, а затем через группу элементов И 231 на шину адреса А.Одновременно дешифратор 22 формирует сигнал "Пересылка", поступающий через элементы И 213 и ИЛИ 196 на триггер 197, На системную шину триггер 197 выдает сигнал "Чтение". Тактовый импульс ТИ взводит триггер 193, который выдает на системную ши-ну сигнал СхЗ.Блок 10 памяти, получив СхЗ, осуществляет чтение заданной ячейки аналогично чтению команды на третьем тактовом импульсе ТИд.Выполнив чтение, блок 10 памятивыставляет данные на шине Д и сигнал СхИ. Через группы элементов ИЛИ 221 и 222 данные записываются в регистр29 1259226 при получении импульса записи отэлементов И 224 и ИЛИ 225,Сигнал СхИ сбрасывает триггеры "193 и 97 в нулевое состояние.На пятом тактовом импульсе третьягруппа разрядов команды из регистра208 через группу элементов И 210 игруппу элементов ИЛИ 211 поступаетв регистр 230 адреса и из него черезгруппу элементов И 231 на шину адре Оса А. Содержимое регистра 226 черезгруппу элементов И 227 поступает нашину Д. Сигнал "Пересылка" с дешифратора 212 через элемент И 214 взводиттриггер 98, выдающий на системную 5шину сигнал Запись , ТИ взводиттриггер 193, выдающий на шину сигналСх 3.Контроллер 5 дешифрирует адрессвоего регистра РАвво и по сигналу 20Сх 3 осуществляет запись в него данных с шины Д, По окончании операции"Запись" контроллер 5 выставляет сигнал СхИ, который сбрасывает тригге -ры 193, 197 и 198 в нулевое состояние.Аналогично выполняются команцы позаполнению остальных регистров контроллера 5 к передаче в РКС мультиплексора 3 команды Начать работыКПД 1Контроллер 5 осуществляет ввод инФормации из .блока 10 памяти в РДввсамостоятельно, без участия процессора, Получив команду "Начать рабату 35КПД 1, контроллер 5 выставляет сигнал запроса прямого доступа ЗПД дляполучения системной шины в свое распоряжение.В процессоре 9 сигнал ЗПД поступает на выход элемента И 202 толькопри отсутствии сигналов РПД и РП итолько по заднему фронту импульса ТИс выхода элемента И 235, по переднему фронту которого переключается 45счетчик.240. Последнее условие исключает потерю импульсов ТИ - ТИ .из-за несинхронного поступления сигнала ЗПД. Сигнал с выхода элементаИ 202 взводит триггер 203, и на системную шину поступает сигнал разрешения прямого доступа РПДПолучив РПД, контроллер 5 начинает обмен информацией на шине, Приэтом сигнал ЗПД держится до тех 55пор, пока не закончится обмен,Одновременно сигнал РПД через элементы НЕ 234 и И 235 останавливает30300счетчик тактовых импульсов, т.е. при-останавливает работу цифрового процессора. В рассматриваемом примере приостанавливается выполнение процессором команды по пересылке в РДвв мультиплексора 3 из блока 10 памяти команды Пуск задачи . После окончания обмена контроллер 5 снимает с шины сигнал ЗПД, при этом через элемент НЕ 200 триггер 203 сбрасывается в нулевое состояние, Сброс РПД разрешает работу счетчика тактовых импульсов, т.е. продолжается работа цифрового процессора, в результате которой выполняется пересылка в РДвв команды "Пуск задачи х".Затем цифровой процессор выполняет команду Ожидание , т.е. он ждет прерывание от АВМ об окончании ее работы.При выполнении команды Ожидание не происходит увеличения содержимого регистра 217 на +1, так как у сумматора 219 блокируется вход +1 сигналом "Ожидание" через элемент НЕ 215. Поэтому процессор повторяет команду Ожидание до тех пор, пока не получит сигнал прерывания.Сигнал иОжидание" с выхода элемента НЕ 215 блокирует также группы элементов И 209 и 210, элементы И 213, 214 и 192, поэтому в регйстрах 226 и 230 записываются "0", триггеры 193, 197 и 198 остаются в нуле" вом состоянии, Для передачи сигнала прерывания АВМ должна запросить шину 3, Контроллер 7 выставляет запрос ЗП, который поступает в процессор 9 через элемент И 205 на триггер 206. Последний взводится задним фронтом импульса ТИ при отсутствии сигналов РП или РПД. На шину поступает сигнал разрешения передачи РП.Этот же сигнал РП через элементИЛИ 238 сбрасывает триггер 236 и счетчик 240 тактовых импульсов в нулевое состояние.Контроллер 7, получив сигнал разрешения передачи РП, сбрасывает сигнал ЗП и передает в процессор сигнал 1 РЕР, а по шине Д - начальный адрес программы обработки прерывания.В рассматриваемом примере эта программа представляет собой программу вывода данных из РДвд мультиплексора 3 в блок 10 памяти. Сбрасываемый сигнал ЗП через элемент НЕ 204 уста 31 1259 навливает триггер 206 в нулевое сос - тояние.При отсутствии на шине сигнала СхИ на выходе элемента И 199 вырабатывается сигнал ПРЕР 1, который через элементы ИЛИ 237, И 235 и триггер 236 запускает счетчик 240 тактовых импульсов. Кроме этого, сигнал ПРЕР 1 обеспечивает запись начального адреса программы обработки прерыва- О ния с шины Д через элемент ИЛИ 216 в регистр 217.Затем процессор начинает выполнять программу, начальный адрес которой указан контроллером 7. Работа 5 процессора в этом случае аналогична рассмотренной.Процессор заканчивает работу по команде Останов , которая сбрасывает триггер 236 и счетчик 240 в ну левое состояние. В приведенном на фиг.10 примере распределения рабочих мест такт Т отдан ЦВМ. Вся информация в этом такте поступает от системной шины 13 через регистр 185 25 данных ввода мультиплексора 3 (фиг.11) на входы групп элементов И 188-190 и на входы дешифратора 187 типа информации и с шины 15 числа через регистр 186 данных вывода зО на системную шину 13.Регистры 182 команд и состояний загружаются от системной шины 13 через группу элементов И 181, считываются на системную шину 13 через группу элементов И 180 и содержат всю управляющую информацию для связи АВМ в соответствующем такте с системой в виде команд и признаков, например: начать работу контроллера прямого доступа к памяти (КЛД), конец работы КЛД, начало обмена и др,Сигнат Т поступает в соответствующий разряд регистра 182 команд и состояний, устанавливая его в единичное состояние, означающее готовность совместной работы ЦВМ и АВТ в такте Т;.Дешифратор 187 типа информации определяет направление передачи поступающих от системной шины 13 данных - на шину 16 адресов, на шину 17 команд или на шину 15 числа. При процессорном обмене каждое передаваемое слово обрабатывается программой цифрового процессора 9, который занят только выполнением программы обслуживания АВМ (приоритет этой программы устанавливается 300 32наивысшим), Взаимодействие АВМ с процессором 9 организуется с помощью программно доступных регистров 82, 185 и 186 мультиплексора 3 под управлением контроллера 4 передачи данных. Данный вид обмена используется, например, при вводе в АВМ команд Пуск задачи" и Чтение регистра ко - манд и состояний". Контроллер 4 (фиг.11) содержит дешифратор 174 адреса регистра, который формирует сигналы для выбора одного из регистров мультиплексора 3 через элементы И 175-178 и дешифратор 173 кода операции, который определяет операцию, выполняемую выбранным регистром-чтение содержимого регистра или запись слова в регистр. При этом ответный синхроимпульс СхИ вырабатывается элементом ИЛИ 179 . Процессор 9 при вводе в АВМ или выводе из нее каждого слова осуществляет чтение соответствующего регистра команд и состояний, следя за разрядом готовности работы в данном такте.Обмен в режиме прерывания программы цифрового процессора 9 реализуется с использованием распределителя 6 прерываний и контроллера 7 прерываний (фиг.14). Запрос прерывания Формируется в случаях превышения времени работы контроллера 5 прямого доступа к памяти в режиме обмена данными (фиг.14, сигналы Кон.КПД 1 игде 11ш) при появлении сигналов от компараторов 20 АВМ 2 (фиг.14, сигналы ПРЕР 1, где 1и).Запросы прерываний поступают в распределитель 6 прерываний на элемент ИЛИ 247. При одновременном поступлении нескольких запросов на прерывание распределитель 6 выделяет только один из них (в соответствии с установленным приоритетом, реализуемым НЕ 251-253 и И 248-250 , который поступает на одну из групп элементов И 243 и 244 контроллера 7 прерываний, а также устанавливает триггер 242 этого контроллера в единичное состояние (на Фиг.4 схема показана для ш=2 и п=2). С выхода триггера 242 формируется запрос ЗП на системную шину 13. При разрешении прерывания (сигнал РП) на выходе элемента И 241 появляется сигнал ПРЕР, а на выходе одной из групп элементов И 243 и 244 контроллера 7 с помощью шифраторов 245 или 246 адреса вектора прерывания формируется адрес векторапрерывания, т.е. адрес ячейки блока10 памяти, в которой расположен начальный адрес программы обслуживанияданного прерывания от АВМ. 5Для ввода массивов данных в АВМ иорганизации обмена данными междуАВМ и блоком 10 памяти в каждом цикле интегрирования в предложенной системе используется внепроцессорная Опередача данных между АВМ и указанным блоком памяти, организуемая с помощью контроллера 5 прямого доступак памяти и обеспечивающая обмен ин,формацией беэ участия процессора 9. 5Контроллер 5 прямого доступа к памяти имеет наивысший приоритет в системе, Передача управления контроллеру5 не вызывает изменения состоянияцифрового процессора 9, поэтому АВМ 20получает быстрый доступ к шине 13,Скорость обмена данными с использованием контроллера 5 является максимальной и определяется быстродействием блока 10 памяти и АВМ 2. 25Контроллер 5 (фиг.15), содержитдля каждого из ш тактов четыре регистра: регистр-счетчик 272 адреса ввода (РАвв), указывающий начальный адрес ячейки оперативного запоминающего устройства О, начиная с которойнаходится необходимая информация дляданного такта АВМ; регистр-счетчик279 слов ввода (РСвв), указывающийколичество вводимых слов в заданномтакте в АВМ; регистр-счетчик 276 адреса вывода (РАвд), указывающий начальный адрес ячейки блока 10 памяти,в которую и в следующие за ней ячейки записывается выводимая в данном Отакте из АВМ информация; регистрсчетчик 283 слов вывода (РСвд), указывающий количество выводимых словв данном такте из АВМ,Используются четыре фазы работыконтроллера 5 - загрузка регистров,инициирование работы, обмен ипформацией и завершение работы.Вначале осуществляется последовательная загрузка всех перечисленных регистров процессором 9 через шину 13, причем адрес регистра определяется дешифратором 285 адреса регистра, а запись в регистр осуществляется сигналом СхЗ с системной шины 13, и ответ на который через элемент И 287 и элемент 288 задержки импульсов Т вырабатывается ответный сиг 300 34нал СхИ, поступающий на системную шину 13, Сх 3 проходит на выход элемента И 287 только в том случае, если дешифратор 285 дешифрирует адрес одного из регистров контроллера 5, при этом элемент ИЛИ 286 дает разрешающий сигнал на вход элемента И 287.Инициирование работы контроллера 5 осуществляется двумя способами: программой процессора 9 при необходимости ввода исходных данных в АВМ, для чего в регистр 182 команд и состояний, соответствующий данному такту, программа устанавливает указатель "Начать работу КПД", который через элемент ИЛИ 259 передается на триггер 258 контроллера 5, и таймером 30 реального времени при организации обмена данными между АВМ и цифровым процессором 9 в каждом цикле интегрирования, для чего через элемент ИЛИ 259 на триггер 258 контроллера 5 таймер 30 передает указатель "Начало обмена ( ,).По сигналу инициации триггер 258 устанавливается в единичное состояние, посылая запрос прямого доступа ЗПД на шину 13. Получив разрешение работать с шиной, контроллер 5 организует операцию чтения данных из блока 10 памяти по адресу, указанному в регистре-счетчике 272; адреса ввода РАвв 1, Так как регистр-счетчик 279, находится не в нулевом состоянии, то дешифратор 280, нулевого кода через элемент НЕ 260; дает разрешающий сигнал на элемент И 261 и через элемент ИЛИ 262 на шину 13 поступает сигнал "Чтение", через группу элементов И 273 - адрес ячейки памяти, с выхода элемента ИЛИ 262 через элемент И 263 формируется сигнал ЗПРДвв, по которому данные из выбранной ячейки памяти посылаются через элемент ИЛИ 183 (фиг.11) в регистр 185 данных ввода РДвв, расположенный в мультиплексоре 3, через элемент ИЛИ 264 формируется сигнал, устанавливающий триггер 265 в единичное состояние, при этом с выхода. триггера 265 через элемент И 270 на системную шину 13 поступает сигнал СхЗ. После принятия слова с системной шины 13 поступает сигнал СхИ, по которому содержимое регистра-счетчика 272; адреса ввода РАввх и регистра40 После завершения работы контроллера в последнем из разрешенных так 35 1259 счетчика 279; РСвв 1 через элементы И 271 и 278 уменьшается на единицу, делается попытка сбросить триггер 265 в нулевое состояние, а элементы И 263 и 270 сигналом СхИ с выхода элемента НЕ 269 блокируются на время действия сигнала СхИ.Операция чтения прекращается, когда содержимое регистра-счетчика 279; равно "0" или когда окончится сигнал такта Т;, поступающий от узла 168, распределителя 14 тактов. В первом случае сигнал дешифратора 280, блокирует элемент И 261; и через элементы И 267, разрешает работу регистра-счетчика 276, адреса вывода РАвви регистра-счетчика 283; слов вывода РСвд .Если регистр-счетчик 283; находится не в нулевом состоянии, то дешифратор 284; нулевого кода через элемент НЕ 266; дает разрешающий сигнал на элемент И 267;После поступления от распределителя 14 ш тактов сигнала синхронизации 25 вывода на элемент И 267, через элемент ИЛИ 268; на шину поступает сигнал "Запись" и контроллер 5 переходит к операции записи данных в блок 10 памяти, посылаемых из регистра 186 данных вывода контроллера 3 по адресу, указываемому в регистре-счетчике 276, адреса вывода РАвд 1, поступающему через элемент И 267; на4шину 13. Данная операция протекает35 аналогично операции чтения.После передачи слова содержимое регистров-счетчиков 276 и 283; через элементы И 275; и 282уменьшается на единицу.В случае окончания сигнала такта Т; приходит запрещающий сигнал с элемента И 267 сообщающий об окончании такта Т;, на группу элементов И 277 и контроллер 5 прямого дос тупа начинает. работу с регистрами- счетчиками 272 и 279;,1 аналогично работе с регистрами-счетчиками 272, и 279, .Свою работу контроллер 5 завершает, если содержимое регистров-счет-чиков 279, и 283; равно "0", В этом случае через элемент И 281; формируется сигнал "Конец работы КПД", передаваемый в распределитель 6 прерываний. 300 36тов на всех входах элемента И 289 устанавливаются единичные уровни сигналов и триггер 258 сбрасывается в нулевое положение, снимая сигнал ЗПД.В качестве примера рассмотрим также решение аналогр-цифровой задачи при работе предлагаемой АЦВС в режиме разделения времени, причем задача использует -й такт АВМ 2,(фиг.16 и 17),Весь процесс решения можно разбить на два этапа: ввод исходных данных, необходимых непосредственно для решения задачи; процесс интегрирования и обмен информацией в конце каждого шага цифрового интегрирования между АВМ и ЦВМ.Йа первом этапе решения задачи ввод исходных данных в АВМ (ввод значений коэффициентов, масштабирования, нелинейньх зависимостей, задание режимов работы блоков, данных системы автокоммутации и т.д.) осуществляется с использованием контроллера 5 прямого доступа к памяти, который обеспечивает наиболее быстрый способ передачи данных. Для этого перед началом ввода через процессорную связь вносится значение начального адреса в РАвв 1., количество передаваемых слов в РСвв 1. и команда "Начать работу КПД 1" в регистр 185; (РКС ).После получения разрешения работать контроллер 5 начинает счи.рывание данных из ячеек блока 1 О памяти, адреса которых указываются в РАвв Считывание данных из блока 10 памяти продолжается до тех пор, пока РСвв д не установится в нулевое положение, при этом в регистре РКСзаписывается указатель "Конец работы КПД".Необходимо учитывать, что АВМ 2 сохраняет состояние, соответствующее такту. Т только АТ/ш в течение цикла ЬС. При смене Т, состояния АВМ 2 на Т; работа контроллера 5 блокиру-. ется и возобновляется в следующем циклепри установлении состояния Т,.К исходным данным, необходимым для решения задачи, относятся значе- ния моментов времени начала 1и окончания 1 обмена информацией, величины которых определяются пользователем для решаемой задачи и вво.дятся в процессе ввода данных в узел памяти таймера 30. Значение й, определяет окончание шага цифровогоинтегрирования и начало обмена дан593001 5 О 5 20 машин в ш раз .На фиг. а,б,в приведены структурные схемы АЦВС и вариантов АВМ соответственно; на фиг.2 - временная диаграмма работы АВМ в режиме одновременного решения щ задач; на фиг,3 - диаграмма, поясняющая процесс решения щ задач; на фиг.4 - структурные схемы блока масштабирования и блока памяти, на фиг.5 - структурная схема блока нелинейного преобразования; на фиг.б - структурная схема аналогового коммутатора; на фиг,7 - схема коммутирующей матрицы аналогового коммутатора; на Фиг,8 - схема управления аналогового коммутатора и схема блока памяти; на фиг.9 - структурная схема таймера реального времени;на фиг.10 - структурные схемы системного распределителя щ тактов и местного распределителя щ тактов; на Фиг,1 Р - структурные схемы мультиплексора и контроллера передачи данных; на фиг.12 - блок-схема алгоритма решения аналоговой задачи; на фиг.13 а,б - структурная схема блока управления вводом-выводом; на фиг,14- структурные схемы распределителя прерываний и контроллера прерываний; на фиг,15 - структурная схема контроллера прямого доступа к памяти;на фиг.16 - временная диаграмма работы АЦВС в режиме с разделением времени в АВМ при решении аналого-цифровой задачи, использующей 1.-й такт АВМ; на фиг.17 а,8,1 - блок-схема алгоритма работы АЦВС в режиме с разделением времени в АВМ при решении аналого-цифровой задачи, использующей з.-й такт АВМ. 25 30 На схемах обозначены цифровая вычислительная машина (ЦВМ) 1 аналоговая вычислительная машина (АВМ) 2, мультиплексор 3, контроллер 4 передачи данных, контроллер 5 прямого доступа к памяти, блок 6 распределения . запросов прерываний (распределитель 1 12Изобретение относится к вычислительной технике и может быть использовано для моделирования в реальном и. ускоренном масштабах времени динамических систем, описываемых дифференциальными уравнениями, решениями задач оптимизации параметров этих систем и их статистического анализа,Целью изобретения является упрощение системы за счет уменьшения количества аналоговых вычислительных прерываний); контроллер 7 прерываний,системный распределитель 8 щ тактов,блок 9 управления вводом-выводом,блок 10 памяти, видеотерминал 1, периферийные устройства 12; системнаяшина 13 (Фиг.1 а), местный распределитель 14 щ тактов, шина 15 данных,шина 16 адресов, шина 17 команд запуска, шина 18 управления, шина 19номера такта, блок 20 компараторов,входы 21 синхроимпульсов исполнения,входы 22 задания данных, входы 23задания адресов, входы 24 заданиякоманд запуска, вход 25 опорного напряжения,группы элементов И 26-28,блоки 29, - 294 памяти, таймер 30,блоки 31 аналого в цифрово преобразования, блоки 32 цифроаналоговогопреобразования, блоки 33 масштабирования, блоки 34 нелинейного преобразования, блоки 35 суммирования и перемножения, блоки 36 интегрирования,аналоговые коммутаторы 37, группаэлементов ИЛИ 38, группа элементов И39, блоки 40 цифроаналогового преобразования, блоки 41 аналого-цифрового преобразования (фиг,1 б,в), элемент ИЛИ 42, элемент И 43, одноразрядный элемент 44 памяти, дешифратор45 номера УДАП, элемент И 46, регистр 47, цифроаналоговый преобразователь 48 (фиг.4), дешифратор 49,элемент И 50, одновибраторы 51-55,триггер 56, элемент 57 задержки, группа элементов И 58, элемент ИЛИ 59,узлы 60 и 61 памяти блока нелинейного преобразования, регистры 62 и 63,цифроаналоговые преобразователи 6466, инвертирующий усилитель 67, сумматор 68, триггер 69, генератор 70тактовых импульсов, элемент И 71,элементы ИЛИ 72 и 73, аналогогибриднокодовый преобразователь 74, элемент 75 задержки, элемент И 76, формирователь 77 одиночного импульса,элемент ИЛИ 78 (фиг.5), коммутирующая матрица 79 4 вх х 4 вых, усилитель-повторитель 80 (фиг.б), элементы НЕ 81-84, элемент И 85, триггер 86, аналоговый ключ 87 (фиг7),одноразрядный элемент 88 памяти,элемент НЕ 89, элементы И 90-92,элемент ИЛИ 93, дешифраторы 94 и 95,элементы И 96 и 97, элемент НЕ 98,элементы И 99 и 100, формирователь101 одиночного импульса (фиг.8), выходные шины 102 и 103 данных, регистр 104 управления интеграторами,адресные выходные шины 105 и 106, з 7 1259ными между АВМ 2 и ЦВМ 1, а значение С - контроль окончания обменана данном шаге цифрового интегрированияПосле получения сообщения об окончании ввода данных процессор 9 заполняет регистры РАвв 1, РСвв ., РАвд 1и РСвд 1 в контроллере 5, так как впроцессе обмена данными может бытькак ввод, так и вывод данных, Первый 10этап решения аналого-цифровой задачизаканчиьается передачей через процессорную связь команды "Пуск задачи". После этого начинается второйэтап, т.е. АВМ 2 и ЦВМ 1 переходят 15к процессу интегрирования,В конце каждого шага цифровогоинтегрирования процессор 9 в выделенные для АВМ ячейки блока 10 памяти записывает всю необходимую дпя 20обмена информацию и читает РКС х, всоответствующий разряд которого таймер 30 помещает единицу в моментЕсли эта единица обнаружена процессором 9, то его программа прерывается 25и выдает сообщение о превышении шагаинтегрирования, если обнаружится нулевое состояние данного разрядаРКС х, то превышения шага нет. Сигнал С,о также инициирует работу контроллера 5 для обмена информацией,который заканчивает свою работу приРСввУРСвд=0 и помещает в РКСМ указатель, "Конец работы КПД".Если этот указатель выработаетсядо прихода сигнала г. от таймера,10то процессор 9, прочитав указатель"Конец работы КПД", переходит к вто -рому циклу интегрирования.В противном случае распределитель 406 прерывания, получив сигналы С; оттаймера 30 и не получив "Конец работы КПДх" от контроллера 5, передаетк контроллеру 7 прерывания сигнална передачу в процессор 9 вектора 45прерывания (элементы НЕ 256 и 257,И 254 и 255, фиг,14)Лосле принятиявектора прерывания процессор 9 выдает на видеотерминал 11 сообщениеоператору "Превышение времени обмена".50Очевидно, что аналого-цифровая задача может решаться не в одном, а внескольких тактах АВМ 2, вплоть дош, причем в каждом такте используется все операционное оборудованиеАВМ. 2,МРешение ш аналоговых задач в режиме разделения времени реализуется на Зоо 38приоритетной основе. Операционная система каждой задаче присваивает определенный приоритет и обеспечивает в первую очередь выполнение программы с наивысшим приоритетом. Каждая задача решается в АВМ 2 в свой такт времени и использует все оборудование АВМ. В этом случае процессор9 выполняет функции обслуживания АВМ 2 или осуществляет подготовку задач к решению.Пользователь взаимодействует с системой через видеотерминал 11, осуществляя вызов своей программы, ее запись и останов или корректировку ее параметров.При использовании различных зон блоков 29 памяти и узлов памяти блоков 34 в режиме работы системы без разделения времени в АВМ 2 пользователь имеет возможность решать одну аналого-цифровую или аналоговую задачу с ш кратным изменением масштабов путем переключения по программе процессора 9 счетчика 155 в необходимое из ш его состояний (в режиме без разделения времени распределитель 14 ш тактов остановлен).Применение в блоках 29 памяти и узлах памяти блоков 34 и таймера 30 современных элементов памяти (например, элементы серии 188) обеспечивает ряд дополнительных эксплуатационных удобств при работе с аппаратурой, например возможность отключения питания АВМ на длительное время без потери информации, что особенно существенно для оператора, управляющего АВМ в автономном режиме (без . использования ЦВМ), поскольку при отключении питания обеспечивается запоминание значений коэффициентов масштабирования, функциональных зависимостей и установленных между блоками связей.Формула и з о б р е т ения1.Аналого-цифровая вычислительная система, содержащая блок управления вводом-выводом, блок памяти, аналоговую вычислительную машину, мультиплексор, контроллер передачи данных, контроллер прямого доступа к памяти, блок распределения запросов прерываний и контроллер прерываний, причем входы синхроимпульса исполнителя блока управления вводом-выводом и39 125 контроллера прямого доступа к памяти соединены через шину синхроимпульса исполнителя с выходами синхроимпульса исполнителя блока памяти, контроллера передачи данных и контроллера прямого доступа к памяти, вход прерывания программы блока управления вводом-выводом соединен с выходом запроса прерывания программы контроллера прерываний, входы и выходы данных блока управления вводом-выводом соединены через шину данных с входами и выходами данных блока памяти, с первыми группами входов и выходов данных мультиплексора, выходами дан ных контроллера прерываний и входами данных контроллера прямого доступа к памяти, вход запроса прямого доступа к памяти блока управления вводом-выводом соединен с выходом 20 запроса прямого доступа к памяти, контроллера прямого доступа к памяти, вход запроса передачи данных блока управления вводом-выводом соединен с выходом запроса передачидан ных контроллера прерываний, выход разрешения прямого доступа к памяти блока управления вводом-выводом сое. - динен с входом разрешения прямого доступа к памяти контроллера пря- З 0 мого доступа к памяти, выход разрешения передачи данных блока управления вводом-выводом соединен с входом разрешения передачи данных контроллера прерываний, выходы синхроим пульса задатчика блока управления вводом-выводом и контроллера прямого доступа к памяти соединены через шину синхроимпульса задатчика с входами синхроимпульса задатчика блока 40 памяти и контроллера прямого доступа к памяти, выходы чтения данных блока управления и контроллера прямого доступа к памяти через шину чтения соединены с входом чтения бло- . 45 ка памяти, выходы записи данных блока управления вводом-выводом и контроллера прямого доступа к памяти через шину записи соединены с входом записи в память блока памяти, выходы 50 адресов блока управления вводом-выводом через шину адресов соединены с входами и выходами адресов контроллера прямого доступа к памяти и входами адресов блока памяти и контроллера передачи данных, вторые группы входов и выходов данных мультиплексора соединены соответственно с входа 9 ЗОО 40 ми и выходами данных аналоговой вычислительной машины, выходы адресови команд запуска мультиплексора соединены с входами соответственно адресов и команд запуска аналоговойвычислительной машины, первая группа управляющих входов мультиплексора соединена с группой управляющихвыходов контроллера передачи данных,группа информационных входов блокараспределения запросов прерыванийсоединена с выходами запросов прерываний аналоговой вычислительной машины, группа выходов блока распределения запросов прерываний подключена к группе входов запросов прерываний контроллера прерываний, входыпуска и общего сброса системы соедииены соответственно с входами пускаи.сброса блока управления вводом-выводом, о т л и ч а ю щ а я с я тем,что, с целью упрощения системы засчет уменьшения количества аналоговых вычислительных машин в ш раз(где ш - число одновременно решаемыхзадач), она содержит системный распределитель ш тактов, выходы которого соединены с второй группой управляющих входов мультиплексора, входзаписи-считывания системного распределителя ш тактов соединен с выходомзаписи-считывания аналоговой вычислительной машины, выходы текущегономера такта аналоговой вычислительной машины соединены с первой группой тактовых входов системного распределителя ш тактов и входами текущего номера такта контроллера прямого доступа к памяти, вторая группатактовых входов системного распределителя ш тактов соединена с выходами выбранного номера такта аналоговой вычислительной машины, синхронизирующие выходы аналоговой вычислительной машины соединены с синхрониэирующими входами контроллера прямого доступа к памяти, третьей группой управляющих входов мультиплексора и с входами синхронизации блока распределения запросов прерываний,входы требований прямого доступа контроллера прямого доступа к памяти соединены с выходами требований прямого доступа мультиплексора, выходы управления прерываниями контроллерапрямого доступа к памяти соединены суправляющими входами блока распределения запросов прерываний, группа41 12593 1 О выходов окончания прямого доступаконтроллера прямого доступа к памятисоединена с входами окончания прямого доступа мультиплексора, выход до ступа в память которого соединен свходом доступа в память аналоговойвычислительной машины, входы автономного задания команд запуска, данных и адресов системы соединены свходами автономного задания соответственно команд, данных и адресованалоговой вычислительной машины,первая, вторая и третья группы входов выбора номера такта системы соединены соответственно с первой и 15второй группами входов выбора номера такта аналоговой вычислительноймашины и входами выбора номера такта системного распределителя ш тактов, входы синхроимпульсов исполнения системы соединены с входами синхроимпульсов исполнения аналоговойвычислительной машины. 2, Система по н.1, о т л и ч а 25 ю щ а я с я тем, что блок управления вводом-выводом содержит генератор импульсов, счетчик, триггер синхроимпульса задатчика, триггер чтения, триггер записи, триггер разрешения прямого доступа, триггер раз 30 решения прерывания, триггер пуска, регистр адреса, регистр данных, регистр инструкций, регистр команд, сумматор, дешифратор команд, дешифратор тактов, шифратор начального З 5 адреса, девять элементов И, десять элементов ИЛИ, три группы элементов ИЛИ, пять элементов НЕ и формирователь одиночного импульса, причем выход генератора импульсов соединен с 40 первым входом первого элемента И, второй вход которого подключен к выходу первого элемента НЕ, вход которого соединен с прямым выходом триггера разрешения пря мого доступа, который подключен к выходу разрешения прямого доступа к памяти блока, выход триггера пуска соединен с третьим входом первого50 элемента И, выход которого соединен со счетным входом счетчика и с вхо-. дом.,формирователя одиночного импульса, выход которого подключен к первым входам второго и третьего эле ментов И, вход сброса счетчика соединен с входом установки в "О" триггера пуска и с выходом первого элеменОО. 42та ИЛИ, первый вход которого соединен с первым выходом дешифратора команд, второй выход которого подключен к входу второго элемента НЕ, выход которого соединен с первыми входами четвертого, пятого, шестогоэлементов И, с первыми входами элементов И первой и второй групп и свходом разрешения работы сумматора,второй вход первого элемента ИЛИ соединен с прямым выходом триггера разрешения прерывания и с выходом разрешения передачи данных блока, третий вход первого элемента ИЛИ соединен с входом общего сброса блока,подключенного к первому входу второго элемента ИЛИ, второй вход которого соединен с входом третьегоэлемента НЕ, с первыми входами седьмого и восьмого элементов И и свходом синхроимпульса исполнителяблока, вход установки в "1" триггераразрешения прямого доступа соединенс выходом третьего элемента ИЛИ, первый вход которого соединен с первымвходом четвертого элемента ИЛИ и свыходом девятого элемента И, первыйвход которого соединен с входом запроса прерывания программы блока,второй вход девятого элемента И соединен с выходом третьего элементаНЕ,и с вторым входом четвертого элемента И, выход которого соединен свходом установки в 1 триггера синхроимпульса задатчика, вход установки в "О которого подключен к выходувторого элемента ИЛИ и к входам установки в "О" триггера записи и триггера чтения, выход триггера синхроимпульса задатчика соединен с выходом синхроимпульса задатчика блока,выход триггера чтения соединен с выходом чтения данных блока, выходтриггера записи соединен с выходомзаписи данных блока, второй входтретьего элемента ИЛИ соединен с вторым входом четвертого элемента ИЛИ,с выходом шифратора начального адреса, с входом сброса регистра инструкции и с входом пуска блока, третий выход дешифратора команд соединен с вторым входом пятого элементаИ и с вторым входом шестого элемента И, выход которого соединен с входом установки в "1" триггера записи,входы дешифратора команд соединены свыходами первой группы выходов регистра инструкций, вторая группа выходов которого подключена к вторым125943входам элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ первой группы, вторые входы которых подключены к выходам элементов И второй группы, вторые входы кОторых соединены с третьей группой выходов регистра инструкций, третьи входы элементов ИЛИ первой группы соединены с выходами элементов И третьей группы, ТО первые входы которых соединены с выходами регистра команд, входы данных которого соединены с входами данных регистра инструкций, с первыми входами элементов ИЛИ второй 15 группы и с выходами элементов ИЛИ третьей группы, выходы счетчика импульсов соединены с входами дешифратора тактов, первый выход которого соединен с вторыми входами элемен тов И третьей группы, с первыми входами пятого и шестого элементов ИЛИ и с первыми входами элементов И четвертой группы, выходы которых соединены с вторыми входами элементов25 ИЛИ второй группы, выходы которых подключены к входам данных регистра данных, выходы которого соединены с первыми входами элементов И пятой группы, выходы которых соединены с первыми входами элементов ИЛИ третьей группы и с выходами данных блока, .с которыми соединены выходы шифратора начального адреса, второй выход дешифратора тактов соединен с первым входом седьмого элемента ИЛИ и с третьим входом четвертого элемента ИЛИ, выход которого подключен к входу записи регистра команд, третий выход дещифратора тактов соединен с 4 О первыми входами восьмого, девятого и десятого элементов ИЛИ и с вторым входом восьмого элемента И, выход которого подключен к входу записи реГистра инструкций, четвертый выход 45 дешифратора тактов соединен с треть- ими входами элементов И первой группы, с вторыми входами шестого, восьмого и девятого элементов ИЛИ, с вторым входом седьмого элемента И и с третьим входом пятого элемента И, выход которого соединен с вторым входом десятого элемента ИЛИ, выход которого подключен к входу установки в "1" триггера чтения, пятый выход дешифратора тактов соединен с третьими входами элементов И второй группы, с третьим входом шестого элемента И, вторыми входами пятого и седь 300 44мого элементов ИЛИ, с третьими входамн шестого, восьмого и девятого элементов ИЛИ, выход седьмого элемента И соединен с третьим входом пятого элемента ИЛИ, выход которого подключен к входу, записи регистра данных, выход шестого элемента ИЛИ подключен к входу записи регистра адреса, входы данных которого соединены с третьими входами элементов ИЛИ второй группы, с выходами элементов ИЛИ первой группы и с информационными входами сумматора, выходы которого соединены с вторыми входами элементов И четвертой группы, выход седьмого элемента ИЛИ соединен с вторыми входами элементов И пятой группы, выход восьмого элемента ИЛИ соединен с первыми входами элементов И шестой группы, вторые входы которых соединены с выходами регистра адреса, а выходы - с выходами адресов блока, третьи входы которого соединены с вторыми входами элементов ИЛИ третьей группы, выход девятого элемента ИЛИ соединен с третьим входом четвертого элемента И, вход запроса прямого доступа к памяти блока соединен с вторым входом второго элемента И и с входом четвертого элемента НЕ, выход которого соединен с входом установки в "О" триггера пуска, вход установки в "1" которого соединен с выходом вто" рого элемента И, третий вход которого соединен с инверсным выходом триггера пуска и вторым входом третьего элемента И, выход которого соединен с входом установки в "1" триггера разрешения прерывания, инверсный выход которого соединен с четвертым входом второго элемента И и с третьим входом третьего элемента И, четвертый вход которого соединен с входом запроса передачи данных блока и с входом пятого элемента НЕ, выход которого подключен к входу установки в "0" триггера разрешения прерывания.3. Система по п.1, о т л и ч а ющ а я с я тем, что системный распределитель ш тактов содержит ш элементов И и ш элементов НЕ, причем первый вход -го элемента И, где 1=1, соединен с .-м входом первой группы тактовых входов системного распределителя ш тактов, второй вход -го элемента И соединен с выг1259 ходом 1-го элемента НЕ, вход которого соединен с 1.-и входом второй группы тактовых входов системного распределителя щ тактов, третьи входы элементов И соединены с входами выбора номера такта системного распределителя щ тактов, четвертый вход 1-го элемента И соединен с входом записи-считывания системного распределителя щ тактов, выходы элементов 1 О И соединены с выходами системного распределителя щ тактов. 4. Система по п.1, о т л и ч а ющ а я с я тем, что мультиплексор со 15 держит щ+2 регистров, дешифратор, два элемента ИЛИ, 2 щ+3 групп элементов И, причем входы данных регистра данных вывода соединены с второй группой входов данных мультиплексора, вход считывания регистра данных вывода соединен с выходом первого элемента ИЛИ, первый вход которого соединен с входом чтения мультиплексора, второй вход первого элемента ИЛИ соединен с первым входом первой группы управляющих входов мультиплексора, выходы регистра данных вывода подключены к первой группе выходов данных мультиплексора, входы30 данных регистра данных ввода соединены с первой группой входов данных мультиплексора, вход записи регистра данных ввода соединен с выходом второго элемента ИЛИ, первый вход которого соединен с вторым входом за-З 5 писи мультиплексора, второй вход второго элемента ИЛИ соединен с вторым входом первой группы управляющих входов мультиплексора, первая группа выходов регистра данных ввода соеди иена с входами дешифратора, первый выход которого соединен с первыми входами элементов И первой группы и с выходом доступа в память мультиплексора, второй выход дешифратора 45 соединен с первыми входами элементов И второй группы, третий выход дешифратора соединен с первыми входами элементов И третьей группы, вторые входы элементов И первой группы соединены с второй группой выходов регистра данных ввода, с которыми соединены также вторые входы элементов И второй и третьей групп выходы элементов И первой группы соединены с второй группой выходов данных мультиплексора, выходы элементов И вгорой группы соединены с выходами 300адресов мультиплексора, выходы элементов И третьей группы соединены с выходами команд мультиплексора, первый вход -го регистра команд (1 б 1 с щ) соединен с 1-м входом третьей группы уцравляющих входов мультиплексора, вторые входы регистров команд соединены с входами окончания прямого доступа мультиплексора, третий вход 1-го регистра команд соединен с -м входом второй группы управляющих входов мультиплексора, остальные входы -го регистра команд соединены с выходами элементов И (3+1)-й группы, первые входы которых соединены с (2+)-м входом первой груйпы управляющих входов мультиплексора, вторые входы элементов И (3+)-й группы подключены к первой группе входов данных мультиплексора, первые выходы регистров команд соединены с выходами требований прямого доступа мультиплексора, остальные выходы -го регистра команд соединены с первыми входами элементов И (3+щ+1)-й. группы, вторые входы которых соединены с (2+щ+)-м входом первой группы управляющих входов мультиплексора, а выходы элементов И (3+щ+)-й группы подключены к первой группе выходов данных мультиплексора.5. Система по п.1, о т л и ч аю щ а я с я тем, что контроллер передачи данных содержит дешифратор кода операции, дешифратор адреса ре-, гистра, элемент ИЛИ и 2 щ+2 элементов И, причем первый выход группы управляющих выходов контроллера сое-, динен с выходом первого элемента И и с первым входом элемента ИЛИ, второй выход группы управляющих выходов контроллера соединен с выходом второго элемента И и вторым входом элемента ИЛИ, выход которого подключен, к выходу синхроимпульса исполнителя контроллера, входы дешифратора .кода операции и дешифратора адреса регистра соединены с входами адресов контроллера, первый выход дешифратора кода операций соединен с первым входом (2+)-го элемента И (1 - дщ) и с первым входом второго элемента И, второй выход дешифратора кода операции соединен с первым входом (2+щ+1)-го элемента И и с первым входом первого элемента И, 1-й выход дешифратора адреса регистра соединен125947с вторыми входами (2+1)-го и (2+щ+ +1)-го элементов И, (щ+1)-й выход дешифратора адреса регистра соединен с вторым входом первого элемента И, (щ+2)-й выход дешифратора адреса регистра соединен с вторым входом второго элемента И, выход (2+г)-го элемента И соединен с (2+1)-м выходом группы управляющих выходов контроллера и с (2+)-м входом элемента ИЛИ, выход (2+щ+1)-го элемента И соединен с (2+щ+1)-м выходом группы управляющих выходов контроллера и с (2+щ+1)-м входом элемента ИЛИ.16, Система по п.1, о т л и ч а - ю щ а я с я тем, что контроллер прямого доступа к памяти содержит четыре группы счетчиков, два триггера, две группы дешифраторов нулевого кода, дешифратор адреса, две груп пы элементов НЕ, элемент НЕ, пять элементов ИЛИ, девять групп элементов И, пять элементов Ии элемент задержки, причем входы данных счетчиков первой, второй, третьей и чет 25 вертой групп подключены к входам данных контроллера, вход выбора каж,дого счетчика первой, второй, третьей и четвертой групп подключен к соответствующему выходу дешифратора 30 адреса, первая группа входов которого соединена с входами адресов контроллера, вторая группа входов - с первой группой управляющих входов контроллера, счетный вход 1-го счет чика первой группы (1 с 1 с щ) подключен к выходу -го элемента И первой группы, счетный вход -го счетчика второй группы подключен к выходу д-го элемента И второй группы 40 счетный вход -го счетчика третьей группы подключен к выходу д-го элемента И третьей группы, счетный вход 1-го счетчика четвертой группы подключен к выходу 1-го элемента И чет вертой группы, первые входы элементов И первой, второй, третьей, четвертой групп подключены к входу син,хроимпульса исполнителя контроллера, второй вход 1-го элемента И первой 50 группы соединен с выходом т-го элемента И пятой группы, с 1-м входом элемента ИЛИ, с первыми входами 1-х элементов И шестой группы и с вторымвходом 1-го элемента И третьей груп пы, второй вход 1-го элемента И второй группы соединен с выходом 1-гоэлемента И седьмой группы, с 1-м вхо 300 48дом второго элемента ИЛИ, с первыми входами г-х элементов И восьмой группы и с вторым входом 1-го элемента И четвертой группы, выходы г-го счетчика первой группы соединены с вторыми входами г-х элементов И шестой группы, подключены к выходам адресов контроллера, выходы г-го счетчика второй группы соединены с вторыми входами 1-х элементов И восьмой группы, выходы элементов И восьмой группы подключены к выходам адресов контролера, выходы -го счетчика третьей группы подключены к входам -го дешифратора нулевого кода первой группы, выход которого соединен с первым входом -го элемента И девятой группы, с первым входом г-го элемента И седьмой группы и через 1-й элемент НЕ первой группы - с первым входом г-го элемента И пятой группы, выходы 1-го счетчика четвертой группы подключены к входам 1-го дешифратора нулевого кода второй группы, выход которого соединен с вторым входом 1-го элемента И девятой группы и через 1-й элемент НЕ второй группы - с вторым входом -го элемента И седьмой группы, входы текущего номера такта контроллера соединены с вторыми входами элементов И пятой группы и третьими входами элементов И седьмой группы, выходы элементов И девятой группы соединены с выходами управления прерываниями контроллера и с 1-го по щ-й выходы группы выходов окончания прямого доступа контроллера, к (щ+1)-му и (щ+2)-му выходам группы выходов окончания прямого доступа контроллера подключены выходы соответственно второго и третьего элементов И, первые входы второго, третьего и четвертого элементов И соединены с выходом элемента НЕ, вход которого подключен к входу синхроимпульса исполнителя контроллера, выход первого элемента ИЛИ соединен с вторым входом третьего элемента И и выходом чтения данных контроллера, выход второго элемента ИЛИ соединен с вторымвходом второго элемента И и выходомзаписи данных контроллера, синхронизирующие входы контроллера подключены к первым щ входам третьего элемента ИЛИ, входы требований прямогодоступа контроллера подключены к последующим ш входам третьего элементаИПИ, выход которого соединен с вхо49 1259300 дом установки в "1первого п триггера, выход которого соединен к с выходом запроса прямого доступа с к памяти контроллера, вход разре- т щения прямого доступ к памяти К контроллера соединен с третьн ими входами элементов И пятой И группы и с четвертыми входами в элементов И седьмой группы, вход д синхроимпульса задатчика контрол гр лера соединен с входом записиН каждого счетчика первой, второй,не третьей и четвертой групп иэл с первым входом гятого элемента И, второй вход которого под д ключен к выходу четвертого элемента до ИЛИ, входы которого подключены к вы- не ходам дешифратора адреса, выход пято- х го элементаИ через элемент задержки соединен с выходом синхроимпульса ис ю полнителя контроллера, выход синхро- пр импульса задатчика которого соедиг нен с выходом четвертого элемента И, ме второй вход четвертого элемента Ив соединен с выходом второго триггера, 25 вход установки в0", которого подключен к входу синхроимпульса испол- в нителя контроллера, вход установки рь в "1" второго триггера соединен с вы- м ходом пятого элемента ИЛИ, первый ЗО тр вход которого подключен к выходу пер- вт вого элемента ИЛИ, а второй вход -вт к выЖду второго элемента ИЛИ.ч 50 7. Системапоп,1, отлича ю щ а я с я тем, что блок распределителя запросов прерываний содержит элемент ИЛИ, щ+иэлементов НЕ первой группы (и - количество компараторов аналоговой вычислительной машины), 1 п+иэлементов И первой группы, в которой -й элемент И (1 - 1.щ+и) имеет 1.+ вход, щ элементов НЕ второй группы и щ элементов И второй группы, причем первый вход группы информационных входов блока соединен с первым входом элемента ИЛИ, с первым выходом группы выходов блока, с входом первого элемента НЕ первой группы, выход которого соединен с первыми входами элементов И первой группы, 1-й вход группы информационных входов блока (2е и) соединен с 1-м входом элемента ИЛИ, с )-м входом (1-1)-го элемента И первой группы, с входом 1-го элемента НЕ первой группы выход которого соединен с 1-ми входами последующих щ+п+1 элементов И ервой группы, управляющие входы блоа через вторую группу элементов НЕ оединены с первыми входами элеменов И второй группы, вторые входы оторых соединены с входами синхроизации блока, выход Е-го элементавторой группы соединен с (и+1)-м ходом элемента ИЛИ, с (и+1)-м вхоом (и+1-)-го элемента И первойуппы, с входом (и+1)-го элемента Е первой группы, выход которого соедин с Гп+1)-ми входами последующихементов И первой группы, выходго элемента И первой группы соеинен с (1.+)-м выходом группы выхов блока, выход элемента ИЛИ соедин с (щ+и+1)-м выходом группы выодов блока.8. Система по п,1, о т л и ч а -щ а я с я тем, что контроллерерываний содержит элемент И, тригер, щ+и шифраторов и щ+и групп элентов И, причем 1-й вход группы ходов контроллера прерываний, где1.щ+и, соединен с первыми входами элементов И х-й группы, (щ+п+1)-й ход группы входов контроллера преваний соединен с первым входом элеента И и с входом установки в "1"иггера, второй вход элемента И,орые входы элементов И групп и ход установки в 0 триггера подклюены к входу разрешения передачи данных контроллера прерываний, выходы 1.-го шифратора соединены с третьими входами соответствующих элементов И -й группы, выход элемента И подключен к выходу запроса прерывания программы контроллера прерываний, выход триггера подключен к вы ходу запроса передачи данных контроллера, выходы элементов И группы подключены к выходам данных контроллера. 9 . Аналоговая вычислительная машина, содержащая 2 щ группы элементов И, а блоков интегрирования, Ъ блоков суммирования, с блоков масштабирования, с блоков нелинейного преобразования, е блоков перемножения, 1 блоков цифроаналогового преобразования, я блоков аналого-цифрового преобразования, Ь аналоговых коммутаторов, компараторов и таймер (щ - число одновременно решаемых задач; а-Ь, и - максимальное количество соответствующих блоков, требующееся при решении одной из щ задач1259300 5 вычислительной машины, входы автоном 52 1 О 25 30 35 40 45 50 55 51причем выходы элементов И -й группы (.=1,щ) соединены с выходами данных аналоговой вычислительной машины, первые входы элементов И -х(= =1,щ) групп подключены к входам автономного задания данных аналоговой ного задания адресов которой соединены с первыми входами элементовИ -х(3=в,.щ) групп, выходы которыхсоединены с входами адресов аналоговой вычислительной машины, вторыевходы элементов И д-й группы (=1,щ)соединены с вторыми входами элементов И 21.-й группы и подключены к вхо дам синхроимпульсов исполнения аналоговой вычислительной машины, адресные входы блоков масштабирования,блоков аналого-цифрового преобразования, блоков цифроаналогового преобра зования, блоков нелинейного преобразования и первая группа управляющих входов аналоговых коммутаторов соедииены с входами адресов аналоговойвычислительной машины, входы запуска блоков аналого-цифрового преобразования соединены с входами команд запуска аналоговой вычислительной машины, выходы данных блоков аналогоцифрового преобразования через шинуданных аналоговой вычислительной машины соединены с цифровыми информационными входами блоков нелинейногопреобразования, а также с выходамиданных аналоговой вычислительной машины, аналоговые информационные входы блоков интегрирования, блоков суммирования, блоков масштабирования,блоков нелинейного преобразования; блоков аналого-цифрового преобразования и компараторов соединены с выходами аналоговых коммутаторов, входы опорного напряжения блоков цифроаналогового преобразования соединены с входами опорного напря- - жения аналоговой вычислительной ма-. шины, выходы блоков интегрирования, блоков суммирования, блоков масштабирования, блоков нелинейного преобразования, блоков перемножения, блоков цифроаналогового преобразования соединены с информационными входами аналоговых коммутаторов, адресные входы, входы данных и входы запуска таймера соединены соответственно с входами адресов, входами данных и входами команд запуска аналоговой вычислительной машины, о т л и ч а ю - ,щ а я с я тем, что, с целью упрощения аналоговой вычислительной машины за счет уменьшения в и раз количест ва блоков интегрирования, блоков суммирования, блоков масштабирования, блоков нелинейного преобразования, блоков перемножения, блоков цифроаналогового преобразования, аналого" вых коммутаторов, компараторов и таймеров, она содержит местный распределитель щ тактов, а+с+1+Ь блоков памяти, а аналого-цифровых преобразователей, а цифроаналоговых преобразователей, а групп элементов ИЛИ и а 1 групп элементов И, причем первая группа выходов местного распределителя щ тактов соединена с первой группой адресных входов блоков памяти, вторая группа выходов местного распределителя щ тактов соединена с входами адресов аналоговой вычислительной машины, выход доступа в памятьместного распределителя щ тактов соединен с входами доступа в память блоков нелинейно го преобразования, таймера и блоков памяти, выход записи в регистры местного распределителя ш тактов соединен с входами записи в регистры блоков масштабирования, блоков цифроаналогового преобразования и входами синхронизации записи управляющих сигналов аналоговых коммутаторов, выход записи-считывания местного распределителя ш тактов соединен с входами записи-считывания блоков нелинейного преобразования и блоков памяти, выход пуска местного распределителя ш тактов соединен с входами пуска блоков интегрирования, входы исходного положения которых соединены с выходом исходного положения местного распределителя щ тактов, входы команд запуска местного распределителя ш тактов соединены с выходами команд запуска таймера, выход синхронизации вывода местного распределителя ш тактов соединен с первыми входами элементов И 3-х групп Ц=2 ш, 2 щ+а), -й выход третьей группы выходов местного распределителя тактов (1.щ) соединен с третьими входами элементов И -х(=1,ш) групп и первыми входами элементов И (2 ш+а+1)-й группы, вторые входы которых соединены с -й группой входов автономного задания команд запуска аналоговой вычислительной машины, а выходы - с входами команд запуска блоков аналогоцифрового преобразования, входы дан1259 1 О 53ных блоков масштабирования и блоковцифроаналогового преобразования ивторые группы управляющих входов ана.логовых коюутаторов соединены с выходами соответствующих этим блокамблоков памяти, входы данных которыхсоединены с входами данных аналого"вой вычислительной машины, вход начальных условий 1-го Я=1,а) блокаинтегрирования соединен с выходом3-го цифроаналогового преобразователя, информационные входы которогосоединены с выходами 1-го блока памяти, входы данных которого соединены с выходами элементов ИЛИ 15-й группы, первые входы которых подключены к входам данныханалоговой вычислительной машины,а вторые входы соединены с выходами элементов И 1-й ("= 20д 2 га, 2 в 1 тт) группы, вторые входыкоторых соединены с выходами1-го блока аналого-цифрового преобразования, вторая группа адресных входов блоков памяти соедииена с входами адресов аналоговой вычислительной машины, синхронизирующие выходы таймера соединены с синхронизирующими выходамианалоговой вычислительной машины, ЗОчетвертая и пятая группы выходовместного распределителя ш тактов соеодинены соответственно с выходами текущего номера такта и выходами выбранного номера такта аналоговой вычислительной машины, инверсный выход записи-считывания местного распределителя ш тактов соединен с выходом записи-считывания аналоговойвычислительной машины, выходы компараторов соединены с выходами запросов прерываний аналоговой вычислительной машины, первая и втораягруппы входов выбора номера тактаместного распределителя ш тактов 45соединены соответственно с первойи второй группами входов выбора номера такта аналоговой вычислительной машины,логовых коммутаторов, и компараторов (где ш - число одновременно решаемых задач; а-Ь, и - максимальное количество соответствующих блоков, требующееся при решении одной из ш задач), причем выходы элементов И1-й группы (=1,ш) соединены с выходами данных аналоговой вычислительной машины, первые входы элементовИ -х(1=1,ш) групп подключены к входам автономного задания данных аналоговой вычислительной машины, входы автономного задания адресов которой соединены с первыми входамивэлементов И 1.-х(.=ш,2 ш) групп, выходы которых соединены с входами адресов аналоговой вычислительной машины, вторые входы элементов -й группы (з.=1,тп) соединены с вторыми входами элементов И 2 д-й группы и подключены к входам синхроимпульсов исполнения аналоговой вычислительной машины, адресные входы блоковмасштабирования, блоков аналого-циф-.рового преобразования, блоков цифроаналогового преобразования, блоков нелинейного преобразования и первая группа управляющих входов аналоговыхкоммутаторов соединены с входами адресов аналоговой вычислительной машины, входы запуска блоков аналогоцифрового преобразования соединены с входами команд запуска аналоговойвычислительной машины, выходы данныхблоков аналого-цифрового преобразования через шину данных аналоговой вычислительной машины соединены с цифровыми информационными входами блоков нелинейного преобразования, а также с выходами данных аналоговой вычислительной машины, аналоговые информационные входы блоков интегрирования, блоков суммирования, блоков масштабирования, блоков нелинейного преобразования, блоков аналого-цифрового преобразования и компараторов соединены с выходамианалоговых коммутаторов, входы опорного напряжения блоков цифроаналого50 10, Аналоговая вычислительная машина, содержащая ш групп элементов И, шва блоков интегрирования, Ь блоков суммирования, с блоков масштабирования, Й блоков нелинейного преобразования, е блоков перемножения, Г блоков цифроаналогового преобразования, я блоков аналого-цифрового преобразования, Ь айавого преобразования соединены с входами опорного напряжения аналоговой вычислительной машины, выходы блоковинтегрирования, блоков нелинейногопреобразования, блоков перемножения,блоков цифроаналогового преобразования соединены с информационнымивходами аналоговых коммутаторов, ад-ресные входы, входы данных и входы55 1259 запуска таймера соединены соответственно с входами адресов, входами данных и входами команд запуска аналоговой вычислительной машины, о т л ич а ю щ а я с я тем, что, с целью упрощения аналоговой вычислительной машины за счет уменьшения в ш раз количества блоков суммирования, блоков масштабирования, блоков нелинейного преобразования, блоков перемно жения, блоков цифроаналогового преобразования, блоков аналого-цифрового преобразования, аналоговых коммутаторов и компараторов, она содержит (2 ш+1)-ю группу элементов И, 15 местный распределитель ш тактов и .Вс+2+В блоков памяти, причем первая группа выходов местного распределителя ш тактов соединена с первой группой адресных входов блоков памя ти, вторая группа выходов местного распределителя ш тактов соединена с входами адресов аналоговой вычислительной машины, выход доступа в память местного распределителя ш так.тов соединен с входами доступа в память блоков нелинейного преобразования, таймера блоков памяти, выход записи в регистры местного распределителя ш тактов соединен с входами записи в регистр блоков масштабирова- . ния, блоков цифроаналогового преобразования и входами синхронизации записи управляющих сигналов аналоговых коммутаторов, выход записи-счи тывания местного распределителя ш тактов соединен с входами записи-считывания блоков нелинейного преобразования и блоков памяти, выход пуска местного распределителя ш тактов 40 соединен с входами пуска блоков интегрирования, входы исходного положения которых соединены с выходом исходного положения местного распределителя ш тактов, входы команд за пуска которого соединены с выходами команд запуска таймера, выход синхронизации вывода местного распределителя ш тактов соединен с входами пуска блоков аналого-цифрового преобра зования, -й выход третьей группы выходов местного распределителя ш тактов (х=1,ш) соединен с третьими входами элементов И =х(=1,2 ш) групп и первыми входами элементов 55 И (2 ш+1)-й группы, вторые входы элементов И (2 ш+1)-й группы соединены с -й группой входов автономного за 300 56дания команд запуска аналоговой вычислительной машины, а выходы - с входами команд запуска блоков аналого-цифрового преобразования, входы данных блоков масштабирования и блоков цифроаналогового преобразования и вторая группа управляющих входов аналоговых коммутаторов соединены с выходами соответствующих этим блокам блоков памяти, входы данных которых соединены с входами данных аналоговой вычислительной машины, вторая группа адресных входов блоков памяти соединена с входами адресов аналоговой вычислительной машины, синхронизирующие выходы таймера соединены с синхронизирующими выходами аналоговой вычислительной машины, четвертая и пятая группы выходов местного распределителя ш тактов соединены соответственно с выходами текущего номера такта и выходами выбранного номера такта аналоговой вычислительной машины, инверсный выход записи-считывания местного распределителя ш тактов соединен с выходом записи-считывания аналоговой вычислительной машины, выходы компараторов соединены с выходами запросов прерываний аналоговой вычислительной машины, первая и вторая группы входов выбора номера такта местного распределителя ш тактов соединены соответственно с первой и второй группами входов выбора номера такта аналоговой вычислительной машины.11. Машина по пп.2 и 3, о т л ич а ю щ а я с я тем, что местный распределитель ш тактов содержит генератор импульсов, счетчик развертки, счетчик тактов, дешифратор номера такта, дешифратор интервалов, два триггера, пять элементов И, группу элементов И, формирователь одиночного импульса, элемент задержки и ш узлов распределения тактов, каждый узел распределения тактов содержит группу из ш элементов И и элемент ИЛИ, причем выход генератора импульсов соединен с входом формирователя одиночного импульса и входом счетчика развертки, выход последнего разряда которого соединен с входом счетчика тактов, выходы которого подключены к входам дешифратора номера такта и к первой группе выходов распределителя, выходы счетчика тактов под20 з 259 входная шина 107 данных, группа элементов ИЛИ 108, регистр 109 временной опоры, элемент ИЛИ 110, регистр 111 значения времени, сумматор 112 кодов, узел 113 сравнения кодов, эле-мент ИЛИ 114, группа элементов И 115, элементы ИЛИ 116 и 117, группа элементов ИЛИ 118, узел 119 пуска, элементы И 120 и 121, триггер 122 пуска, элементы И 123 и 124, группа элемен О тов И 125, шифратор 126 адреса временной опоры для интеграторов, шифратор 127 адреса временной опоры для обмена, шифратор 128 адреса щ, шифратор 129 адреса о, элементы 5 ИЛИ 130 и 131, счетчик 132 временных точек, элементы ИЛИ 133 и 134, узел 135 включения развертки, элемент И 136, триггер 137 включения развертки, элементы И 138 и 139, элемент ИЛИ 140, группа элементов И 141, дешифратор 142 номера такта, элементы И 143-145, элемент ИЛИ 146, счетчик 147 числа тактов, элемент И 148, счетчик 149 текущего времени (фиг,9), входы 150 распределения тактов, эле-, мент И 151, элемент НЕ 152, генератор 153 импульсов, счетчик 154 сигналов развертки, счетчик 155 тактов, дешифратор 156 номера такта, форми- ЗО рователь 157 одиночного импульса, дешифратор 158 интервалов временной диаграммы, триггер 159 интервала развертки, триггер 160 интервала решения, элемент 161 цифровой задержки, 35 группа элементов И 162, элементы И 163-167, узел 168 распределения тактов по устройствам автономного управ. ления, входы 169 распределения тактов, элемент И 170, входы 171 выбора 40 номера. такта, элемент ИЛИ 172(фиг.10) дешифратор 173 кода операции, дешифратор 174 адреса регистра, элементы И 175-178, элемент ИЛИ 179, группы элементов И 180 и 181, регистр , 45 182 команд и состояний, элементы ИЛИ 183 и 184, регистр 185 данных ввода, регистр 186 данных вывода, дешифратор 187 типа данных, группы элементов И 188-190 (фиг.11), эле мент ИЛИ 191, элемент И 192, триггер 193 синхроимпульса задатчика, элемент НЕ 194, элементы ИЛИ 195 и 196, триггер 197 чтения, триггер 198 записи, элемент И 199, элемент НЕ 200, 55 формирователь 201 одиночного импульса, элемент И 202, триггер 203 разрешения прямого доступа, элемент 300НЕ 204, элемент И 205, триггер 206разрешения прерывания, элемент И 207,регистр 208 инструкций, группы элементов И 209 и 210, группа элементовИЛИ 211, дешифратор 212 команд, элементы И 213 и 214, элемент НЕ 215,элемент ИЛИ 216, регистр 217 команд,группа элементов И 218, сумматор219, группа элементов И 220, группыэлементов ИЛИ 221 и 222, шифратор223 начального адреса программы,элемент И 224, элемент ИЛИ 225, регистр 226 данных, группа элементов И 227;элементы ИЛИ 228 и 229, регистр 230 ад -реса, .группа элементов И 231, элемент ИЛИ 232, генератор 233 тактовыхимпульсов, элемент НЕ 234, элементИ 235, триггер 236 пуска, элементыИЛИ 237 и 238, дешифратор 239 тактовых импульсов, счетчик 240 тактовых импульсов (фиг.13), элемент И241, триггер 242 запроса прерывания,группы элементов И 243 и 244, шифраторы 245 и 246 адреса вектора прерывания, элемент ИЛИ 247, элементыИ 248-250, элементы НЕ 251-253, элементы И 254 и 255, элементы НЕ 256и 257 (фиг.14), триггер 258 запросапрямого доступа, элемент ИЛИ 259,элемент НЕ 260, элемент И 261, элемент ИЛИ 262, элемент И 263, элементИЛИ 264, триггер 265 синхроимпульсазадатчика, элемент НЕ 266, элементИ 267, элемент ИЛИ 268, элемент НЕ269, элементы,И 270 и 271, регистрсчетчик 272 адреса ввода, группа элементов И 273, элементы И 274 и 275,регистр-счетчик 276 адреса вывода,группа элементов И 277, элементыИ 278, регистр-счетчик 279 слов ввода, дешифратор 280 нулевого кода,элементы И 281 и 282, регистр-счетчик283 слов вывода, дешифратор 284 нулевого кода, дешифратор 285 адреса регистра, элемент ИЛИ 286, элемент И287, элемент 288 цифровой задержкии элемент И 289 (фиг.15),Функции блока 9 управления вводомвыводом в системе выполняет цифровойпроцессор, входящий в состав ЦВМ 1.Кроме цифрового процессора 9 в состав ЦВМ 1 входят блок 10 памяти, швидеотерминалов 11 и периферийныеустройства 12.Цифровой процессор 9 является основным устройством ЦВМ и выполняет хранимую в блоке 10 памяти программу, а также приоритетный обмен инфор 57 1259 ключены к входам дешифратора интервалов и к первым входам элементов И группы, выход формирователя одиночного импульса соединен с первым входом первого элемента И и через эле 5 мент задержки - с первым входом второго элемента И, первый выход дешифратора интервалов соединен с входом установки в "1" первого триггера, вход установки в 0 которого соеди- О нен с вторым выходом дешифратора интервалов, третий выход которого соединен с входом установки в "1" второго триггера, вход установки в 0" которого соединен с четвертым выходом 15 дешифратора интервалов и с первым входом третьего элемента И, выход которого соединен с выходом синхронизации вывода распределителя, прямой выход первого триггера соединен с вторыми входами элементов И первой группы, с вторыми входами первого и второго элементов И и с прямым выходом записи-считывания распределителя, инверсный выход первого 25 триггера соединен с инверсным выходом записи-считывания распределителя, выходы элементов И первой группы соединены с второй группой выходов распределителя, выход первого элемента И соединен с выходом доступа в память распределителя, выход второго элемента И соединен с выходом записи в регистры распределителя, вход пуска группы входов команд35 распределителя соединен с вторым входом третьего элемента И и с первым входом четвертого элемента И, выход которого соединен с выходом пуска распределителя, вход исходного положения группы входов команд распре 40 делителя соединен с первым входом пятого элемента И, выход которого соединен с выходом исходного положения распределителя, вторые входы четвертого и пятого элементов И сое 45 динены с выходом второго триггера, х-й выход дешифратора номера тактов (1 6ш) соединен с 1 - м выходом четвертой группы выходов распределителя и с первым входом 1-го элемента50 И группы -го узла распределения тактов, второй вход которого соединен с 1-м входом выбора номера такта распределителя, третий вход -го элемента И группы -го узла распределения тактов соединен с 1-м входом второй группы входов выбора номера тактов распределения, выход -го 3 ОО 58элемента И группы 1-го узла распределения тактов соединен с -м входом элемента ИЛИ, выход которого соединен с 1-м выходом третьей груп. пы выходов распределителя, пятая группа выходов распределителя соединена с вторыми входами элементов И группы -го узла распределения тактов,2. Машина по пп.2 и 3, о т л ич а ю щ а я с я тем, что блок масштабирования или блок цифроаналогового преобразования содержит р умножающих цифроаналоговых преобразователей, р регистров, р элементов И, дешифратор, причем входы дешифратора соединены с адресными входами блока, -й выход дешифратора, где 11р, соединен с первым входом 1-го элемента И, вторые входы элементов И соединены с входом записи в регистры блока, выход д-го элемента И соединен с входом синхронизации -го регистра, выходы которого соединены с информационными входами -го умножающего цифроаналогового преобразователя, входы данных -го регистра соединены с входами данных блока, аналоговый выход х-го умножающего цифроаналогового преобразователя соединен с 1-м информационным выходом блока, вход опорного напряжения х-го умножающего цифроаналогового преобразователя соединен с ь-м входом опорного напряжения блока.13. Машина по пп,2 и 3, о т л ич а ю щ а я с я тем, что блок нелинейного преобразования содержит аналогогибриднокодовый преобразователь, два узла памяти, два регистра, три цифроаналоговых преобразователя, инвертирующий усилитель, аналоговый сумматор, генератор тактовых импульсов., группу элементов И, два триггера, три элемента И, четыре элемента ИЛИ, шесть формирователей одиночных импульсов, два элемента цифровой задержки, элемент НЕ, дешифратор, причем входы дешифратора соединены со старшими разрядами адресных входов блока, младшие разряды адресных входов которого соединены с установочными входами аналогогибриднокодового преобразователя, информационный вход которого соединен с аналоговым информационным входом блока, вход записи-считывания которого сое59 1259 динен с входом элемента НЕ и с первым входом первого элемента И, второй вход которого соединен с входом доступа в память блока, выход дешифратора соединен с третьим входом первого элемента И, выход которого соединен с входом установки в "1" первого триггера, с входом установки в "О второго триггера и с входом первого формирователя одиночного импуль О са, выход которого соединен с первым входом первого элемента ИЛИ и с входом второго формирователя одиночного импульса, выход которого соединен с первым входом второго элемента ИЛИ 15 и с входом третьего формирователя одиночного импульса, выход которого соединен с первым входом третьего . элемента ИЛИ и с входом четвертого формирователя одиночного импульса, 20 выход которого соединен с входом установки в 0" первого триггера и с входом пятого формирователя одиночного импульса, выход которого соединен с первым входом четвертого 25 элемента ИЛИ, второй вход которого соединен с первым входом второго элемента И и с выходом элемента НЕ, выход четвертого элемента ИЛИ через ,шестой формирователь одиночного им пульса соединен с вторым входом второго элемента И, третий вход которого соединен с инверсным выходомпервого триггера, прямой выход которой через первый элемент цифровой 35задержки соединен с первыми входамиэлементов И группы, входом записианалогогибриднокодового преобразователя и с входом разрешения записи первого и второго узлов памяти, вы 40 ход второго элемента И соединен с вторым входом первого элемента ИЛИ, с вторым входом третьего элемента ИЛИ, с входом установки в "1" вто 45 рого триггера и через второй элемент цифровой задержки с входами синхронизации первого и второго регистров,выход второго триггера соединен с первым входом третьего элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, выход третьего элемента И соединен с третьим входом четвертого элемента ИЛИ и с вторым входом второго элемента ИЛИ, выход которого соединен с тактовым входом аналогогибриднокодового преобразователя, цифровые выходы которого соединены с адресными входами первого и второго узлов памяти, дополнительные адресные входы которых соединены с дополнительными адресными входами блока, аналоговый ф выход аналогогибриднокодового преобр.",зователя соединен с входами опорного напряжения, входами первого и второго цифроаналоговых преобразователей, информационные входы первого цифроаналогового преобразователя соединены с выходами первого регистра и с информационными входами третьего цифроаналогового преобразователя, выход которого соединен с первым входом аналогового сумматора, второй вход которого соединен с выходом инвертирующего усилителя, вход которого соединен с выходом первого цифроаналогового преобразователя, информационный выход которого соединен с выходом, второго цифроаналогового преобразователя, информационные входы которого соединены с выходами второго регистра, информационные входы которого соединены с выходами второго, узла памяти, вход доступа в память соединен с выходом третьего элемента ИЛИ, информационные входы первого регистра соединены с выходами первого узла памяти, вход доступа в память которого соединен с выходом первого элемента ИЛИ, числовые входы блока соединены с вторыми входами элементов И группы, выходы которых соединены с информационными входами первого и второго узлов па:мяти.1259300 Ра дходы другианалвгодого ком 38 39 Фд груда упа.пора Фи5 1259мацией с блоком 1 О памяти как для собственных нужд, так и по запросам различных устройств системы, организуетработу различных устройств , включенных в систему, осуществляет связьоператоров с системой.Блок 10 памяти предназначен дляприема, хранения и выдачи цифровойинформации.Видеотерминалы 11 относятся к Осредству связи оператора с системой,обеспечивают оперативный обмен информацией человека с процессором 9 ипозволяют предварительно подготавливать и редактировать вводимую вЦВМ информацию,В качестве периферийных устройств12 могут использоваться внешние запоминающие устройства (НМД, НМЛ) иустройства ввода-вывода (печатающие 20устройства, перфоленточный ввод-вывод), которые могут применяться ваналого-цифровой вычислительной системе для хранения и обработки больших массивов информации, ввода исходных данных и вывода полученных результатов,Все составные части ЦВМ соединеныс системной шиной 13, представляющей собой унифицированную магистраль, ЗОопо которой передается вся необходимая для функционирования системы информация, и состоящей, например, изшины адресов (А), шины данных (Л),шины запроса передачи данных (ЗП),шины разрешения передачи данных (РП),шины запроса прямого доступа к памяти (ЗПД), шины разрешения прямогодоступа к памяти (РГ 1 Д), шины прерывания программы, шины записи данных, 4шины чтения данных, шины синхроимпульса эадатчика (Сх 3) и шины синхроимпульса исполнителя (СхИ).Системный распределитель 8 ш тактов соединен с распределителем 14 штактов АВМ 2 и мультиплексором 3 иобеспечивает управление вычислительным процессом от ЦВМ 1 в разрешенныхдля работы ЦВМ 1 тактах, а также служит для защиты не разрешенных ЦВМ 1тактов от ошибочного вмешательствав эти такты со стороны ЦВМ 1.Мультиплексор 3 распределяет данные, полученные от системной шины 13, по шинам 15-17 соответственно. данных, адресов и команд АВМ 2 и направляет данные, полученные с шины 15 данных, к системной шине 13. Обмен данными 300между системной шиной 13 и мультиплексором 3 происходит под управлением контроллера 4 передачи данных иконтроллера 5 прямого доступа к памяти, которые соответственно связаныс системной шиной 13 и с мультиплексором 3.Контроллер 4 передачи данных обеспечивает обмен данными между АВМ 2и системной шиной 13 в программномрежиме или в режиме прерывания программы процессора 9, а контроллер 5прямого доступа к памяти - передачуданных между АВМ 2 и блоком 10 памяти в режиме прямого доступа к памяти,минуя процессор 9.Распределитель 6 прерываний связан с источниками выработки прерываний. Его функция заключается в выделении прерываний одновременно. Выделенное прерывание поступает в контроллер 7 прерываний, который устанавливает связь с системной шиной 13для передачи в ЦВМ 1 сформированногоим адреса вектора прерываний,АВМ 2 содержит местный распределитель ш тактов, связанный с шинами16, 19 и 18 соответственно адресов,номера такта и управления, с таймером 30 и с ш группами элементов И 2628 для автономного управления,Шина 8 управления состоит, например, из шины исходного положения,шины записи-считывания, шины доступав память, шины записи в регистр ишины синхронизации вывода.Группы элементов И 26-28 связаныс шинами 15-18 и с входами 21-24 соответственно исполнения, задания данных, задания адресов и задания команд,АВМ 2 содержит также Ь блоков 35 суммирования, с блоков 34 нелинейного преобразования, е блоков 35 перем- ножения, Г блоков 32 цифроаналогового преобразования, ц блоков 31 аналого-цифрового преобразования, Ь аналоговых коммутаторов 37, для первого варианта АВМ а блоков 36 интегрирования, для второго варианта АВМ ш а блоков 36 интегрирования. Блоки 31 аналого-цифрового преобразования используются для преобразования аналоговой информации в цифровую при обмене и как основная часть электронного цифрового вольтметра, блоки 32 цифроаналогового преобразования используются для преобразования цифро1259300 Оде Л) бо прйонюдна анньа д бл начини Ю йм ддодаб МОР 1 и мполнение рееиет род юру дне ддасЬ 30 нолнение регистрад вм; ЮмораРФна Лодеооюднаданник днеобфю 4 о д длламюгтв Ю1259300 Начало Вызо программы с еотерьй//кглаЦП заполняет регистры контроллера б дъг о а 212 РЛбд)- нач. адрес ислоднык даниык для АВМ 278(РРОО- кол 4 о передадоемагл д ЯВИ Оаннык ЦП записыдает через контроллер Ф Ю регистр )Ю( ( Ркс,)м льтиллексо 3 командНачопп д, Нп Нел РСОО(О)(антроллар б помеигастОказателе нон. ноя Ц(7 заполняет регистры ко нтроллера В для обмена.РЛ дф, ЛООС, РА ОгА г РС Вид; Фие.)7 а отпрея. Нет рщ Рб Ьююйт ЗПД Еста РПДКонтроллер я из . лом,)О о илгданные О регистр )ВУ (Р)(дд) ап чиню феяРНСС дкос1259300 Контроллер 5 помещаегп о РКСМ указатель ЬОН. КПД;" ЦП читпе Есп 7 ь указатель Послед- нетний цикл инРКС; "Юн. КПД;" пуегрир Юепг указалзелйКон, ко; Естько Лет Контрол нет РПлер 7 ЬгслоЮ 1 ое ЗП Есть РП Контроллер 7 передает о йПоекщор прерыоания . фиг,/М Составитель А.ЧекановТехред М.Ходанич Корректор Е,Рошко Редактор И.Николайчук Заказ 5124/48 Тираж б 71 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д.4/5Производственно-полиграфическое предприятие,г.ужгород,ул.Проектная,4 Распределитель б передает. о контроллер 7 запрос на преры - 5 ание цП оыдает на оидеощерминал сообщение Лредышение 3 ремени оомена ЦП через контроллер 9 переднем о Рйос команду Ислоднаеположе ние "7 1259 вой информации в аналоговую при обмене.Для каждого из блоков 32, 33 и 37 в АВМ 2 имеется соответствующий блок 29 памяти, для каждого блока 36 интегрирования в АВМ 2 по первому варианту имеются соответствующие блоки 29 памяти, аналого-цифровой 41 и цифроаналоговый 40 преобразователи, группа элементов И 39 и группа эле О ментов ИЛИ 38.Аналоговые входы и выходы блоков 33-36, входы блоков 20 и 31 и выходы блоков 32 взаимосвязаны через выходы и входы блоков 37. Логические выходы 15 блоков 20 компараторов подключены к распределителю 6 прерываний, блоки 30 и 31 подключены к шине 16 адресов и шине 17 команд, блоки 32-34 и 37 подключены к шине 16 адресов, блоки 20 30, 31 и 34 - к шине 5, блоки 30-34, 36 и 37 - к шине 18, блоки 30 и 34 к шине 19.В АВМ 2 первого варианта вход начальных условий каждого блока 36 ин тегрирования через соответствующий ЦАП 40 связан с выходом соответствующего блока 29 памяти, входы дан,ных каждого из которых соединены с выходами соответствующей группы эле- ЗО ментов ИЛИ 38, первые входы которых подключены к шине 15 числа, вторые входы через соответствующие группы элементов И 39 и АЦП 41 связаны с выходом соответствующего блока 36 интегрирования.В каждом блоке 29 памяти одна часть разрядов адресного входа соединена с шиной 19, а другая часть - с шиной 16, управляющие входы подключены к шине 18.С шины 16 задаются адреса функциональных блоков, по которым выбираются усилители внутри блока, задаются режимы работы блоков, инфор мация о которых передается по шине 15, с шины 16 адресов выбираются ячейки в блоках 29 памяти, в которые с шины 15 записывается информация.С шины 17 передаются команды пус О ка на блоки - пуск таймера, пуск АЦП. Подключение блоков 29 памяти, блоков 34 нелинейного преобразования и таймера 30 к шине 19 номера такта дает возможность разделить весь массив 55 ячеек в каждом из блоков 29 памяти и в каждом из узлов памяти блоков 34 и таймера 30 на ш зон, необходимых 300для организации разделения временив АВМ 2,Таймер 30 реального времени вырабатывает сигналы управления блоками36 интегрирования АВМ 2 и значениямоментов времени обмена данными между АВМ 2 и ЦВМ 1 системы. Сигналыуправления блоками 36 интегрированиятаймер 30 передает на входы распределителя 14 ш тактов, значения моментов времени обмена (Со; и 1 О, ) передаются от таймера 30 к мультиплексору 3, к контроллеру 5 прямого доступак памяти и к распределителю 6 прерываний.Распределитель 4 ш тактов распределяет такты между группами элементов И 26 - 28 и системным распределителем 8 ш тактов, обеспечивает защиту не разрешенных данному пользователю тактов от его ошибочного вмешательства в эти такты, вырабатываетпоследовательности сигналов для управления АВМ 2 в каждом из тактов.Распределитель 14 ш тактов выдаетна шину 19 номера такта коды текущихномеров тактов, на шину 16 адресов -коды развертки, являющиеся адресамиячеек блоков 29 памяти и узлов памяти блоков 34 и таймера 30 и необходимые для считывания информации из ячеек памяти в соответствующие блоки32, 33, 37 и в узлы блоков 34 и таймера 30, а для первого варианта АВМ -через ЦАП 40 в блок 36 интегрирования.Распределитель 14 ш тактов выдаетна шину 18 управления сигналы для управления АВМ 2 в каждом из тактов:сигнал записи-считывания, сигнал доступа в память, сигнал записи в регистр, сигнал синхронизации вывода,сигнал исходного положения и сигналпускаГруппы входов 21-24 и видеотерминалы 11 являются рабочими местами пользователей. При одновременном решении нескольких задач пользователь,урешающий аналого-цифровую задачу, управляет системой с видеотерминала 11.Для пользователей, решающих аналоговые задачи в это же время, рабочие места образуются группами входов 21- 24. Если в системе не решается аналого-цифровая задача, то пользователи с видеотерминалов 11 имеют возможность одновременно решать до ш аналоговых задач.,варианту также в блоках интегрирова 5 1 О 15 20 25 30 35 45 50 55 9 2При автономном использовании АВМ 2одной группой пользователей (в этомслучае рабочие места образованы группами входов 21-24), другой группепользователей предоставляется возможность одновременной подготовки спомощью ЦВМсвоих задач с остальных рабочих мест системы, которымиявляются видеотерминалы 11.АВМ 2 с разделением времени работает в соответствии с временной диаграммой, приведенной на фиг.2, сиг-налы которой вырабатываются распределителем 14 (фиг.13), Режим разделения времени заключается в том чтокаждому пользователю отводится временной такт, в течение которого онрешает свою задачу на АБМ. По истечении этого такта происходит прерывание решения задачи, и временной тактпредоставляется другому пользователю.Через определенный цикл ьпользователи получают еще по одному такту.Этот процесс продолжается в течениевсего времени решения задачи,Введение режима разделения времени в АВМ приводит к замене непрерывного процесса интегрирования дискретным - в течение каждого цикла 11 происходит ускоренное интегрирование втечение времени в в , причем 1 с п 1,где щ - число тактов Т в циклекоэффициент ускорения интегрирования в цикле 5 г Например, при Ь 11 мс, щ=2 и 1=10 для решения однойиз четырех задач в цикле выделяетсявремя 250 мкс, причем непосредственно интегрирование происходит в течение 100 мкс (фиг.3),Использование режима разделениявремени в АВМ приводит к увеличениюее вычислительной мощности - все операционное оборудование АВМ (кромеблоков интегрирования во втором варианте АВМ) используется последовательно щ раз, что эквивалентно применению щ аналоговых вычислительных машин, каждая из которых по вычислительной мощности равна мощности одной АВМ 2, но существуют эти АВМ последовательно во времени - по Ь 1/щ каждая в течение времени Ь . На фиг.2 показано, что в интервале С - С, происходит развертка данных, соответствующих текущему такту, в блоках масштабирования, нелинейного преобразования, цифроаналоговых преобразователей, аналоговых коммутаторах, таймере, а в АВМ по первому ния, Это связано с тем, что каждыйиз укаэанных блоков используется длярешения щ задач и необходимо передначалом решения задачи в данном такте восстановить принадлежащую ей информацию, которая хранится в соответствующих данному такту зонах блоков 29 памяти и узлов памяти блоков34 и таймера 30,Интегрирование в АВМ можно начинать только с момента Т , так какинтервал С-необходим для окончания переходного процесса, вызванного установлением напряжений на выходах усилителей блоков. В интервалепроисходит интегрирование,Можно совместить по времени режимввода данных в блоки и узлы памяти спроцессом интегрирования - введенныев 1-м цикле в блоки и узлы памятиданные от ЦВМ 1 или по входам 21-24автономного управления передаются наисполнение в следующем (1+1);м цикле.Вывод данных из АВМ возможен толькопосле окончания интегрирования, т.е.с момента, когда блоки интегрирования находятся в режиме останова. Внеобходимых случаях весь интервалможет быть отведен толькодля ввода данных в АВМ,На фиг,10 показана аппаратная реализация сигналов временной диаграммыфиг.2. Счетчик 154 сигналов развертки работает от генератора 153, счетчик 155 тактов - от счетчика 154 таким образом, что на выходе вырабатываются последовательно щ кодов номеров тактов с периодом цикла ЬТ;, ана разрядных выходах счетчика 154последовательность кодов с периодомтакта Т , поступающая на входы дешифратора 158 интервалов и на входы элементов И 162. На выходе формируютсякоды развертки, существующие в интервале времени 1 - Т , который задается триггером 159 интервала развертки.Коды развертки поступают на шину16 адресов и являются адресами ячеекблоков и узлов памяти, из которых извлекаются данные в текущем такте.С каждым импульсом генератора 153формирователем 157 одиночного импульса вырабатывается сигнал, который поступает на вход элемента И 163, а через элемент 161 цифровой задержкина вход элемента И 164.25 11 125С выходов элементов И 163 и 164 и с прямого выхода триггера 159 формируются соответственно сигналы "Доступ в память (ДП), Запись в регистр" (ЗР), "Запись-считывание"5 (Зап-счит.), которые обеспечивают чтение выбранных сигналами развертки ячеек памяти (сигналы ДП и зап.-счи) и запись их содержимого в регистры соответствующих функциональных бло О ков (сигнал ЗР). Кроме того, сигнал Зап.-счит. поступает на все функциональные блоки и в фазе считывания выполняет функцию одновременного выбора адресов всех функциональных блоков, 15Таким образом, в фазе считывания осуществляется безадресный вывод данных из блоков и узлов памяти на регистры всех функциональных блоков машины. В фазе записи блоки и элемен ты памяти переводятся в режим записи данных. Запись может производиться по адресу данного блока или узла памяти от ЦВМ 1 или по входам 21-24 автономного управления, при этом адрес и данные поступают на шины 16 и 15 от мультиплексора 3 в сопровождении сигнала ДП, формируемого на выходе дешифратора 187 (фиг.11) и осуществляющего запись данных с шины 15 30 по адресу блока или узла памяти, указанному на шине 16.Триггер 160 формирует интервал времени решения 1 - Т. Только в этом интервале команды управления интеграторами "Пуск" (П) и "Исходное положение" (ИП), поступающие от таймера 30 на входы элементов И 166 и 167, проходят на выходы П и ИП распределителя 14 и далее на шину 18, 40 подключенную к блокам 36 интегрирования. В интервале, отличном от г 1 йЗ, блоки интегрирования находятся в режиме хранения (отсутствие командП или ИП). 451В момент 14 формируется сигнал, который в режиме пуска поступает через элемент И 165 на выход "Синхронизация вывода". Этот сигнал используется в первом варианте АВМ для обеспечения работы аналого-цифрового блока интегрирования.Рассмотрим ряд примеров реализации функциональных блоков АВМ, на которых нашло отражение введение режима разделения времени в АВМ.Блоки 35 суммирования и перемножения, блоки 31 аналого-цифрового 9300 12преобразования и блоки 20 компараторов являются типовыми блоками АВМ имогут быть реализованы на основе известных схем.Аналого-цифровой блок интегрирования, образованный блоком 36 интегрирования, ЦАП 40, АЦП 41, группамиэлементов ИЛИ 38 и И 39 и соответствующим блоком 29 памяти (фиг,1 б)работает следующим образом,В соответствии с временной диаграммой работы АВМ (фиг.2) для 1-йзадачи (такт 1 ) в момент С 4 циклавыходная величина блока 36 интегрирования преобразуется с помощьюАЦП 41 в код, который через группыэлементов И 39 и ИЛИ 38 запоминаетсяв ячейке Д зоны блока 29 памяти, соответствующей 1-й задаче.Таким образом, блок 36 интегрирования свободен для использования вследующей 1+1 задаче (в такте Т , ),Для 1-й задачи (такт 7) в следующем61 цикле в момент г. из ячейки1извлекается код, который преобразуется с помощью ЦАП 40 в напряжение, поступающее на вход начальных условийблока 36 интегрирования и являющеесянапряжением начальных условий 1-йзадачи, решаемой в 4 С; цикле. Параметры цепи задания начальных условий должны быть выбраны такими, чтобы к моменту Т напряжение начальныхусловий установилось на выходе блока36 интегрирования.Аналого-цифровой интегратор может быть выполнен без включения дополнительных элементов в состав АВМ.В этом случае он реализуется системным способом с использованием блоков АЦП 31 и ЦАП 32 из состава АВМ.На фиг.4 приведены пример реализации блока 33 масштабирования, имеющего в своем составеумножающихцифроаналоговых преобразователей(УЦАП), каждый из которых реализуетоперацию вида У; = К,Х;,а также структурная схема блока 29 памяти, который выполнен в виде набора одноразрядных элементов 44 памяти. Для конкретного примера в блоке 29 памяти может быть применено 13 элементов 44 для работы с 12-разрядным УЦАП (плюс один разряд знаковый) блока 33 масштабирования.Каждый одноразрядный элемент 44 памяти разбит по адресам на ш зон по13 1259 числу щ решаемых задач (по числу тактов), каждая зона определяется кодом номера такта, поступавшим с шины 19 номера такта.Рассмотрим работу блоков 33 масштабирования и блока 29 в двух основных режимах - запись требуемых значений коэффициентов в памяти и воспроизведение заданных значений непосредственно на УЦАП. Режим работы блока 29 памяти определяется сигналом по входу Запись-считывание".При подаче логического "0" в блоке 29 памяти устанавливается режим записи, при подаче логической "1 - режим считывания.В режиме записи при обращении к данному блоку подается сигнал "Блок" с шины 16, который через элемент ИЛИ 42 поступает на первый вход элемента И 43, по входу "Адрес" с шины 16 подается двоичный код, соответствующий номеру УЦАП 48, к которому обращается оператор или ЦВМ, этот же код определяет номер ячейки в каждом 25 одноразрядном элементе 44 памяти, а по шине 15 - значение коэффициента в двоичном коде (разряды с 1-го по 12-й) с учетом знака (разряд 0)., ко - торое поступает на входы данных одноразрядных элементов 44 памяти,При поступлении сигнала ДП от шины 18 на второй вход элемента И 43 информация с шины 15 записывается в соответствующую данному УЦАП ячейку35 каждого одноразрядного элемента 44 блока 29 памяти, расположенную в зоне, соответствующей решаемой задаче,Аналогично производится запись требуемых значений коэффициентов в элементы 44 и по другим адресам,В режиме считывания реализуется одновременное считывание информации из всех блоков 29 памяти АВМ. Для этого вместо адресного сигнала "Блок"45 используется безадресный сигнал Зап.-счит., который в фазе считывания в качестве разрешающего сигнала поступает на вход элемента ИЛИ 42, В режиме считывания по входу Адрес" так же, как и при записи, подаются сигналы, определяющие номер УПАЛ 48, При поступлении сигнала ДП на выходах элементов 44 памяти появляется информация, записанная ранее по дан ному адресу. Сигналы А определяющие номер УЦАП 48, кроме элементов 44 подаются на дешифратор 45 блока 33 14300масштабирования, преобразующий эти сигналы в десятичный код, При поступлении сигнала ЗР на выходе одного из элементов И 46, появляется сигнал, Разрешающий запись информации с выхода блока 29 памяти через регистр 47 в выбранный УЦАП 48, Аналогично информация из блока 29 памяти переписывается в остальные УЦАП 48 при соответствующих изменениях адреса на входе "Адрес" и поступлении сигналов ДП и ЗР.В качестве блока 32 цифроаналогового преобразования может использоваться или рассмотренный блок масштабирования (фиг.4),при Х; =сопя, или более простой блок, построенный по аналогичной схеме, но с использованием вместо умножающих обычных ЦАП.На фиг.5 приведена структурная схема одного из возможных вариантов блока 34 нелинейного преобразования:1- ниц (1 кон анан и угде Ун, У , - значения ординат узловых точек, ограничивающих этот интервал;Х, - интерполирующая частьопределяемая по формулеХ -Хдля Х;Х -Х;В аналогогибриднокодовом преобразователе 74 независимая переменная Х разбивается на две части: основную (управляющую 1 Х, ограниченную целым числом содержащихся в ней интервалов интерполяции,. и дополнительную (интерполирующую) о и = Х - Х, определяемую как превышение над основной, Управляющая часть, представленная в цифровой форме, выявляет номер участка, в пределы которо- . го попадает переменная Х , выбирает из узлов 60 памяти начальных ординат участков и узлов 61 памяти конечных ординат участков коды 1 и Униц конпринадлежащие этому участку, и направляет их через регистры 62 и 63 хранения соответственно начальных и конечных ординат на ЦАП 64 и УЦАП 65 начальных ординат и на УЦАП бб конечных ординат.На выходном суммирующем усилителе 68, входы которого соединены с выходами ЦАП 64 и УПАП бб и через инИнформационные входы реверсивного счетчика аналогогибриднокодового преобразователя 74 используются для загрузки кода номера ординаты, которая осуществляется по входу Запись1110 реверсивного счетчика.Рассмотрим организацию ввода-вывода информации в узлы 60 и 61 памяти.5Схема управления блоком работает следующим образом (фиг.5).При считывании информации из узлов 60 и 61 памяти код адреса задается с аналогогибриднокодового преобразователя 74 и может изменяться только с приходом тактового импульса ТИ, вырабатываемого генератором 70 тактовых импульсов и поступающего через элементы И 71 и ИЛИ 2 на тактовый вход аналогогибриднокодового25 преобразователя 74. Этот же импульс ТИ через элемент ИЛИ 78 с помощью формирователя 77 одиночного импульса формирует импульс ДП, который через элемент И 76 формирует сдвинутый на величинус помощью элемента 75 задержки импульс ЗРИмпульс ДП, через элементы ИЛИ 59 и 73 и импульс ЗР поступают на узлы 60 и 61 памяти и обеспечивают смену информации в ре гистрах 62 и 63 (коды ординат 1 нанач, и 1 щн,) при переходе входной переменной 1 из одного участка аппроксимации в другой.Величина задержки 2, определяется 40 задержкой появления информации на выходе узлов 60 и 61 памяти от момента поступления сигналов ДП . Ввод информации в узлы 60 и 61 45 памяти может осуществляться в процессе воспроизведения (вывода) функции. Для этого необходимо организовать кратковременный перевод узлов 60 и 61 памяти в режим записи. Это происходит по сигналу ДП, который поступает с шины 18 и проходит на выход элемента И 50 при совпадении на входах элемента И 50 сигнала с шины 16 "Блок" и сигнала с шины 18 55 "Запись-считывание" (последний сигнал действует как запрещающий для прохождения ДП в режиме считывания)16По сигналу ДП формируется ряд сигналов, сдвинутых один относительно другого.Алгоритм работы блока таков, что при воспроизведении (считывании) функции по коду аналогогибриднокодового преобразователя 74 из узлов 60 и 61 соответственно памяти начальных и конечных ординат выбираются значения ординат 1,и 1,он, ограничивающих выбранный отрезок аппроксимации. При переходе в смежный участок -1 значение ординаты 1 н ; является концом для отрезка -1. Поэтому одно и то же значение ординаты должно быть записано в узел 60 памяти по кодуи в узле 61 памяти по коду х. Это обеспечивает схема управления записью блока.До прихода с шины 18 сигнала ДП на информационные входы аналогогибриднокодового преобразователя 74 задается кодадреса узла 60 памяти (код номера 1 ординаты), а с шины 15 на первые входы группы элементов И 58 задается значение д ординаты.Если сигнад ДП.поступил в схему, когда на входе ДГ высокий потенциал, то прежде чем изменить состояние на входах узлов 60 и 61, на входе ДП необходимо установить низкий уровень. Это происходит следующим образом.Сигнал ДП передним фронтом устанавливает триггер 56 в состояние "1", Сигнал с инверсного выхода триггера 56 (нулевой уровень) запрещает через элемент И 76 сигнал ДП, по которому происходило считывания ординаты. После этого могут меняться уровни напряжений непосредственно на входах узлов 60 и 61 памяти. Высокий уровень с прямого выхода триггера 56 с задержкой, формируемой элементом 57 задержки, поступает на вход разрешения записи и переводит узлы 60 и 61 памяти в режим ввода (записи) функции. Одновременно информация значения ординаты поступает на входы Д, узлов 60 и 61 памяти.Сигнал ДП также устанавливает триггер 69 в нулевое состояние, чем запрещает работу генератора 70 тактовых импульсов. Сигнал с выхода элемента 57 задержки поступает также на вход "Загрузка" преобразователя 74, благодаря чему осуществляется ввод кода х в преобразователь 74, Затем сигналом