Усилитель считывания

А СОЮЗ СОВЕТСКИХНЮРРРОРАРРНХРЕСПУБЛИК 69 (11) 4(51) С 11 С 7 00ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТЮОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРОНОНУ ОВРВВТВРЪОТВУ РР(54)(57) УСИЛИТЕЛЬ СЧИТЫВАНЮ, содераащий узел смещения напрвкения, со"стоящий из транзистора блокировкимощности с нулевым порогом, стоккоторого соединен с шиной питания,затвор - с шиной управления, исток -со стоком первого нагрузочного транзистора, исток которого соединен состоком опорного транзистора, истокопорного транзистора подключен к шине нулевого потенциала, второго итретьего нагрузочных транзисторов,стоки которых соединены с шиной питания, истоки - со стоками зарядного и разрядного транзисторов соответственно, истоки которых объединены и подключены к информационномувходу усилителя, а затворы соединены с истоком первого нагруэочноготранзистора, узел усиления, состоящий иэ трех нагрузочных транзисторовзатворы и истоки первого и второгонагрузочных транзисторов объединены и подключены соответственно кстокам первого и второго ключевыхтранзисторов, истоки которых объединены, затвор первого ключевого транзистора подключен к стоку разрядного ,транзистора и истоку третьегонЪтрузочного транзистора узла смещения, затвор второго ключевого транзистора соединен с истоком третьегонагрузочного транзистора и со стоком разрядного транзистора, истоккоторого подключен к шине нулевогопотенциала, о т л и ч а ю щ и й с ятем, что, с целью повьппения быстродействия и уменьшения потребляемоймощности усилителя, в узел усилениявведены четыре транзистора блокировки мощности с нулевым порогом, четвертый нагруэочный транзистор и третий ключевой транзистор, при этомстоки транзисторов блокировки мощности соединены с шиной питания, за.творы - с шиной управления, истокипервого, второго и третьего транзисторов блокировки мощности соединенысоответственно со стоками первого,второго и третьего нагрузочных тран"зисторов, исток четвертого транзис,тора блокировки мощности соединенсо стоком четвертого нагрузочноготранзистора, затвор которого соединен с истоком третьего нагрузочноготранзистора, а исток - со стокомтретьего ключевого транзистора, затвор которого соединен со стокомвторого ключевого транзистора, исток - с шиной нулевого потенциала,затвор третьего нагруэочного транзистора соединен со стоком разрядного транзистора, затвор которогосоединен со стоком первого ключевого транзистора, истоки первого ивторого ключевых транзисторов, соединены с шиной нулевого потенциала,затвор первого нагрузочного транзистора узла смещения соединен с затвором второго нагрузочного транэисто1134965 ра и со стоком опорного транзистора,затвор которого соединен с затворомтретьего нагрузочного транзистораи подключен к информационному входу Изобретение относится к электронной и вычислительной технике и предназначено для использования, в частности, в интегральных полупостоянных ЗУ. 5Известен усилитель считывания, содержащий узел смещения напряжения, состоящий из пяти транзисторов с нулевым порогом, причем первый и второй транзисторы соединены последовательно между шиной питания и шиной нулевого потенциала, их затворы объединены и подключены к шине питания, сток второго транзистора соединен с затворами третьего и пятого транзисторов, истоки которых объединены и подключены к информацчонному входу усилителя, сток третьего транзистора соединен с шиной питания, сток пятого транзистора соединен с истоком четвертого транзистора, сток и затвор которого подключен к шине питания, узел усиления, представляющий собой дифференциальный усилитель, состоящий из первого и второго нагрузочных транзисторов, стоки которых соединены с шиной питания, затворы и истоки объединены и соединены со стоками первого и второго ключевых транзисторов соответственно, Эб истоки которых объединены и подключены к стоку разрядного транзистора, исток которого соединен с шиной нулевого потенциала, а затвор - с шиной управления, затвор первого клю чевого транзистора соединен со стоком пятого транзистора с нулевым порбгом узла смещения напряжения, затвор второго ключевого транзистора соединен с источником опорного на пряженияОднако данный усилитель характеризуется недостаточно высокой чувствительностью, равной 100 мВт, отсутствием обратной связи в цепи уз ла смещения напряжения, приводящим усилителя, при этом опорный и раз-рядный транзисторы выполнены натранзисторах с индуцированным каналом. к увеличению времени заряда и разряда емкостной нагрузки информационного входа усилителя, что не позволяет получить высокое быстродействие в ЗУ большой информационнойемкости. Схемотехническое решениеотключения мощности в узле усиления, реализованное включением разрядного транзистора между истокамипервого и второго ключевых транзисторов и шиной нулевого потенциала,требует значительного увеличениякрутизны этих транзисторов, что приводит к увеличению площади данныхузлов на кристалле. Кроме того,данная схема усиления требует дополнительных цепей формирования опор.ного напряжения, что увеличиваетплощадь функционального узла накристалле,Наиболее близким по технической сущности к предлагаемому является усилитель считывания, содержащий узел смещения напряжения, состоящий из транзистора блокировки мощности с нулевым порогом, сток которого соединен с виной питания, затвор - с шиной управления, исток - со стоком первого нагрузочного транзистора, исток которого соединен со стоком опорного транзистора со встроенным каналом, исток опорного транзистора подключен к шине нулевого потен. циала, с,которой соединены также затворы первого нагрузочного и опорного транзисторов, второго и третьего нагрузочных транзисторов, стоки которых соединены с шиной питания, истоки - со стоками первого зарядного и разрядного транзисторов соответственно, истоки которых объединены и подключены к информационному входу усилителя, а затворы объединены с затворами третьего нагрузочного и второго зарядного транзисторови подключены к истоку первого нагрузочного транзистора, сток второгозарядного транзистора подключен к1шине питания, исток - к информационному,входу усилителя, затвор второго нагрузочного транзистора соединен с шиной нулевого потенциала,узел усиления, представляющий собойдифференциальный каскад, содержащийтри нагрузочных транзистора, стоки 10которых соединены с шиной питания,затворы и истоки первого и второгонагрузочных транзисторов объединеныи подключены соответственно. к стокампервого и второго ключевых транзисторов, истоки которых объединеныи подключены к стоку разрядноготранзистора со встроенным каналом,исток и затвор которого соединеныс шиной нулевого потенциала, затворпервого ключевого транзистора подключен к истоку третьего нагрузочного транзистора узла смещения, затвор второго ключевого транзисторасоединен с истоком третьего нагру- д 5зочного транзистора и, со стокомтретьего ключевого транзистора, заФтвор и исток которого объединены сзатвором третьего нагрузочного транзистора и подключены к шине нулевого потенциала 2.Данному усилителю характернынедостатки усилителя 1 . Кроме того в схеме усилителя отсутствуетвозможность блокировки мощности,что при многоразрядной организации35ЗУ приводит к значительному увеличению суммарной потребляемой мощности.Цель изобретения - повышение40.быстродействия при использованиив ЗУ большой информационной емкости и уменьшение потребляемой мощности,Поставленная цель достигается 45 тем, что в усилитель считывания, содержащий узел смещения напряжения, состоящий из транзистора блокировки мощности с нулевым порогом, сток которого соединен с шиной питания, 50 затвор - с шиной управления, исток - со стоком первого нагрузочного транзистора, исток которого соединен со стоком опорного транзистора, исток опорного транзистора подключен к 55 шине нулевого потенциала, второго и третьего нагрузочных транзисторов, стоки которых соединены с шиной питания, истоки - со стоками зарядногои разрядного транзисторов соответственно, истоки которых объединеныи подключены к информационному входу усилителя, а затворы соединеныс истоком первого нагрузочного транзистора-, узел усиления, состоящийиз трех нагрузочных транзисторов,затворы и истоки первого и второгонагрузочных транзисторов объединеныи подключены соответственно к стокам первого и второго ключевых транзисторов, истоки которых объединены, затвор первого ключевого транзистора подключен к стоку разрядного транзистора и истоку третьегонагрузочного транзистора смещения,затвор второго ключевого транзистора соединен с истоком третьего нагрузочного транзистора и со стокомразрядного транзистора, исток которого подключен к шине нулевогопотенциала, дополнительно в узелусиления введены четыре транзистора блокировки мощности с нулевымпорогом, четвертый нагруэочный транзистор и третий ключевой транзистор,при этом стоки транзисторов блокировки мощности соединены с шиной питания, затворы - с шиной управления,истоки первого, второго и третьеготранзисторов блокировки мощностисоединены соответственно со стокамипервого, второго и третьего нагрузочных транзисторов, исток четвертоготранзистора блокировки мощности соединен со стоком четвертого нагрузочного транзистора, затвор которогосоединен с истоком третьего нагруэочного транзистора, а исток - состоком третьего ключевого транзистора, затвор которого соединен со стоком второго ключевого транзистора,исток - с шиной нулевого потенциала,затвор третьего нагрузочного транзистора соединен со стоком разрядного транзистора, затвор которого сое-.динен со стоком первого ключевоготранзистора, истоки первого и второго ключевых транзисторов соединеныс шиной нулевого потенциала, затворпервого нагруэочного транзистора узла смещения соединен с затворомвторого ; врузочного транзистора исо сто:м опорного транзистора,затвор которого соединен с затворомтретьего нагрузочного транзистораи подключен к информационному вхо 34965ду усилителя, при этом опорный и разрядный транзисторы выполнены на транзисторах с индуцированным каналом.На чертеже представлена электри ческая схема предлагаемого усилителя.Усилитель считывания включает узлы смещения напряжения и усиления, Узел смещения напряжения содержит ИДП-транзистор 1 блокировки .мощности с нулевым порогом, три нагрузочных 1 ЩП-транзистора 2,3 и 4 со встро енным каналом, опорный ЩП-транзистор 5 с индуцированным каналом, 15 зарядный ИДП-транзистор 6 с нулевьи порогом, разрядный ИДП-транзистор 7 с,нулевым порогом, нишу 8 питания, информационный вход 9 усилителя, шину 10 управления, шину 11 нулевого Ю потенциала.Узел усиления содержит четыре ИДП-транзистора 12, 13, 14 и 15 блокировки мощности с нулевым порогом, четыре нагрузочных МДП-тран зистора 16, 17 18 и 19 со встроенным каналом, три ключевых ИДП -транзистора 20, 2 и 22 с индуцированным каналом, разрядный ИДП-транзистор 23 с индуцированным каналом, 30 выход 24 усилителя считывания.Усилитель считывания работает в двух режимах: активном и пассивном.,В активном режиме на шину 10 управления подается потенциал логической "1", открывающий транзисторы 1,12-15 блокировки мощности, которые выбраны с нулевым порогом для уменьшения потерь при передаче напряжения питания. К информационному входу 9 усилителя считывания подключается шина выбранного столбца, которая подсоединяется к выбранной ячейке. Если ячейка находится в непрово" дящем состоянии, т.е. состоянии ло гической "1", то в начальный момент нулевой потенциал шины столбца 9, поступающий на затвор опорного транзистора 5, способствует формированию на стоке этого транзистора потенциа ла, близкого к напряжению источника питания, открывающего транзисторы 3, 6 и 7, через которые идет быстрый заряд емкости шины столбца. При этом открывается транзистор 4 и начинает ся формирование высокого уровня на стоке разрядного транзистора 7.По мере увеличения напряжения на шине столбца 9 за счет обратной связи приоткрывается опорный транзистор 5, потенциал на его стоке падает до напряжения примерно 1,6 В и зарядный 6 и разрядный 7 транзисторы закрываются, ограничивая потенциал заряда шины столбца на уровне примерно 1,0 В. В результате на стоке разрядного транзистора 7 формируется потенциал, превышающий потенциал на шине столбца на величину одного порогового напряжения нагрузочного транзистора 4, т.е. примерно 3,6 В при пороговом напряжении транзистора 4 - 3,0 ВЕсли шина столбца 9 подключа 1 ется к проводящей ячейке, т.е. находящейся в состоянии логического "0",то потенциал этой шины уменьшается, за счет разряда емкости шины столбца через выбранную ячейку. Уменьшение напряжения шины столбца прнводит к тому, что нагрузочный транзистор 4 подэапирается, а разрядный транзистор 7 открывается н на стоке этого транзистора устанавливается потенциал, близкий к напряжению на истоке данного транзистора, т.е, примерно 1,3 В.В предлагаемом усилителе считывания как и в прототипе за счет раз- ной длины канала порог разрядного транзистора 7 на 0,1 В меньше порога зарядного транзистора 6 независимо от технологических разбросов. Это приводит к тому, что зарядныйтранзистор 6 может открываться только тогда, когда потенциал на шине стапбца упадет на О, В по отношению к начальной величине 1,0 В. Ток заряда через нагрузочный транзистор 3 и зарядный транзистор 6 вызывает ограничение тока разряда шины столбца 9 на величину, не более чем на О, 1 В. Ток заряда через открытые нагрузочный транзистор 4 и разрядный транзистор 7 незначителен из-за мальм геометрических размеров нагрузочного транзистора 4 и обеспечивает только заряд емкостной нагрузки на стоке разрядноготранзистора 7. В предлагаемом усилителе благодаря наличию обратнойсвязи уменьшение напряжения на шинестолбца 9 на 0,02 В вызывает подэапирание опорного, транзистора 5,что приводит к увеличению напряжения на стоке этого транзистора навеличину 0,2 В, т,е. примерно 1,8 В.Таким образом, десятикратно увеличенное изменение напряжения на шине столбца 9 поступает на затвор разряд ного транзистора 7, открывает его и тем самым способствует скорейшему 5 формированию на стоке этого транзистора потенциала, соответствующего считанному логическому "О", а также поступает на затвор зарядного транзистора 6, открывает его намного раньше, не дожидаясь уменьшения напряжения на шине столбца на вепичину 0,1 В, вызывая ограничение тока разряда и тем самым способствуя скорейшему завершению процесса считывания логического "О", В результате перепад на стоке разрядного транзистора 7 находится между 1,3 и 3,6 В, который поступает на узел усиления, преобразующий перепад 1,3 - 3;6 В в перепад 0,2-5,0 В.Если на затвор ключевого транзистора 20 поступает потенциал 1,3 В, который соответствует считанному логическому "О , то благодаря выбору13 25 геометрических размеров транзисторов 12, 16 и 20 на стоке ключевого транзистора 20 формируется потенциал логической "1" 2,5 В, поступающий на затвор разрядного транзистора 23, на стоке которого благодаря выбору геометрических размеров транзисторов 14, 18 и 23 устанавливается потенциал логического "0" 0,2 В, закрывающий ключевой транзистор 21 и нагру эочный транзистор 19. Вследствие этого на выходе усилителя считывания формируется потенциал логического "0 0,2 В, соответствующий считываемому состоянию логического "О"40Если на затвор ключевого транзистора 20 поступает потенциал 3,6 В, соответствующий считываемому состоянию логической "1", то на стоке ключевого транзистора 20 устанавли вается уровень логического "0" 0,2 В, закрывающий разрядный транзистор 23, на стоке которого формирутся потенциал, близкий к напряже" нию источника питания, открывающий 50 транзистор 19, который работает в крутой области и тем самым обеспечивает максимальный ток заряда емкостной нагрузки усилителя считывания. 5Для уменьшения сквозных протекающих токов геометрические размеры нагрузочных транзисторов 2, 16, 17. и 18 выбраны минимальными, кроме того, при отработке сигнала логического"0" на выходе 24 усилителя считывания нагрузочный транзистор 19 взятс порогом - 1,5 В. Таким образом,в схеме усилителя считывания в активном режиме обеспечивается малаявеличина потребляемой мощности.В пассивном режиме на шину 10управления подается потенциал логического "0", запирающий транзисторы1,12-15 блокировки мощности. На стоке опорного транзистора 5 устанавливается напряжение, близкое к логическому "0", закрывающее зарядный 6 иразрядный 7 транзисторы. На стокеразрядного транзистора 7 формируетсяпотенциал 1,5 или 2,8,В в зависимости от того, выбрана ячейка или невыбрана, Данный потенциал, поступая назатвор ключевого транзистора 20, впассивном режиме обеспечивает на сто"ке этого транзистора формированиеуровня логического "0". При этомна стоках ключевого 21 и разрядного23 транзисторов также устанавливает,ся уровень логического "0". Таким образом, в момент переключения схемыв пассивный режим информация на выходе 24 усилителя считывания не изменяется.В результате благодаря введениютранзисторов блокировки мощности иотсечке зарядного 6 и разрядного 7транзисторов полностью исключаютсясквозные протекающие токи, что приводит к .тому, что схема в пассивномрежиме практически не потребляетмощности,Преимуществами предлагаемого усилителя считывания по сравнению с известными являются повышение быстродействия при использовании в ЗУ боль" шой информационной емкости за счет введения обратной связи в цепи узла смещения напряжения, позволявшей увеличить чувствительность усилителя до 20 мВт, что приводит к значительному сокращению времени заряда и разряда емкостной нагрузки информационного входа усилителя, и введения в узел усиления цепи из трех транзисторов 15, 19 и 22 и такого включени." нагрузочного транзистора 19, работающего в крутой области, который обеспечивает крутой фронт при формировании сигнала логической "1", уменьшение потребляемой мощ134965 10 ставитель С.Куриленко хред Т,Маточка Редактор М.Петро РектоР О.Билак 3 Тираж 583 ПНИИПИ Государственного комитета СССРпо делам изобретений и открытий35, Москва, Ж, Раушская наб., д, 4 Заказ 10094 од исно илиал ППП "Патент", г, Ужгород, ул. Проектная ности за счет введения транзисторов 12-15 блокировки мощности, ограничения тока небольших по геометрическим размерам нагрузочных транзисторов со встроенным каналом и выбора нагрузочного транзистора 19 со встроенным каналом с порогом 1,5 В, что позволяет при больших геометрических размерах этого транзистора,необходимых для скорейшего формирования сигнала логической "1" на выходе усилителя считывания, значительно уменьшить сквозной протекающий ток при отработке сигнала логического "О", а также повышение надежности устройства за счет увеличения времени хранения информации элементов памяти, обусловленного уменьшением потенциала на шине столбца до 1,0 В, которое передается настоковые области запоминающих транзисторов, создавая в структуре за поминающих элементов меньшие электрические поля, осуществляющиемедленное изменение состояния элементов памяти, что увеличивает надежность работы ячеек, а значит ивсей микросхемы в целом.Применение предлагаемой схемыусилителя считывания в схеме электрически стираемого ППЗУ позволяетувеличить быстродействие на ЗОХ, 15 уменьшить потребляемую мощностьЗУ в целом на 103 в активном режи-.ме с пониженным потреблением мощности при многоразрядной организации ЗУ.