G06F 7/552 — для возведения в степень или извлечения корня

Номер патента: 1711153

Опубликовано: 07.02.1992

Авторы: Горбачев, Гусятин, Либероль, Руденко, Тимченко

МПК: G06F 7/552

Метки: вычисления, степенной, функции

...которого равен р. Так, для случая р = 4, этот принципиллюстрируется табл,2,50 Р схем И-НЕ формируют унитарный рразрядный код(фиг,З) в 1-м разряде которогопоявляется нуль, если 1-й (11р) разрядаргумента равен единице, а все старшие(1+(И-е разряды аргумента равны нулю.55 йифратор преобразует унитарный код в гпразрядный двоичный код.Один из вариантов реализации блокауправления сдвигом функции приведен нафиг,4, Функциональное назначение этойсхемы состоит в том, чтобы получить двоичное число, равное а К, если аО, и а К,если аО. Блок работает следующим образом. в элементов ИСКЛЮЧАЮЩЕЕ ИЛИреализуют поразрядную инверсию двоичного кода К, если аО, выходы этих элементов образуют е младших адресов блокапамяти ПЗУ, а г-разрядный код - а-г старших...

Номер патента: 1711154

Опубликовано: 07.02.1992

Автор: Бантюков

МПК: G06F 7/552

Метки: возведения, степень, чисел

...1 импульсов (этацепь не показана).Перед возведением числа в степень на 35вход показателя 14 степени подается кодпоказателя степени И, а на информационный вход устройства 16 - код числа А (А1),которое необходимо возвест. в степень,после этого на вход 15 запуска устройства 40подается импульс, по которому усройствоначинает работу, Импульс с входа 15 записывает в счетчик 1 импульсов код числа К,а в регистр 6 - код числа А, Кроме того, кодчисла А с информационного входа 16 через 45элементы И блока 10 и через элементыИЛИ блока 11(на вторых входах элементовИЛИ блока 11 находятся нулевые сигналы.так как накапливающий сумматор 13 находится в нулевом положении) поступает на 50информационные входы регистра 12, Призаписи в счетчик 1 импульсов...

Номер патента: 1718217

Опубликовано: 07.03.1992

Авторы: Мельник, Цмоць

МПК: G06F 7/552

Метки: возведения, степень

...выход матрицы является выходом устройства.Сущность изобретения по сравнению с прототипом заключается в увеличении быстродействия, которое достигается за счет распараллеливания процесса возведения в степень,Сопоставительный анализ с прототипом показывает, что заявляемое устройство отличается наличием новых блоков возведения в степень корректирующих множителей и умножителей, объединенных в древовидную матрицу с их связями, Таким образом заявляемое устройство соответствует критерию "новизна",Сравнение заявляемого устройства с другими техническими решениями показывает, что блок возведения в степень, коммутаторы, умножители и регистры широко известны.Однако при введении в устройство блоков возведения в степень корректирующих множителей...

Номер патента: 1721605

Опубликовано: 23.03.1992

Автор: Кренский

МПК: G06F 7/552

Метки: воспроизведения, квадратичных, функций

...либо запись указанных кодов должна производиться заранее перед запускающим 45 импульсом, как операция по установке счетчиков 1, 3 и 2 в исходное состояние. При этом импульсы частотой Е 1, поступающие с входа 9 первого аргумента устройства на информационный вход первого ключа 6, 50 проходя через последний, поступают на частотные входы первого 4 и второго 5 ПКЧ, а импульсы частотой Ег, поступающие с входа 10 второго аргумента устройства на информационный вход второго ключа 7, проходя 55 через последний, поступают на счетный вход счетчика 2 импульсов, При обнулении указанного счетчика (режим вычитания) либо переполнении (режим сложения) его вы ходной импульс по входам блокировки первого 6 и второго 7 ключей закрывает последние, тем самым...

Номер патента: 1721606

Опубликовано: 23.03.1992

Автор: Кренский

МПК: G06F 7/552

Метки: воспроизведения, квадратичных, функций

...должны производиться заранее перед запускающим импульсом, как операция по установке счетчиков 1, 3 и 2 в исходное состояние, Импульсы, поступающие с тактового входа 9 устройства на 35 информационный вход ключа 6, проходя через последний, поступают как на частотные входы первого 4 и второго 5 ПКЧ, так и на счетный вход счетчика 2 аргумента. При достижении счетчиком 2 аргумента выходного 40 кода, поступающего на вход второго операнда схемы 9 сравнения и равного коду йх, присутствующему на входе 10 аргумента устройства и поступающему на вход первого операнда схемы 9 сравнения, последняя вы дает импульс на вход блокировки ключа 6, закрывая его, тем самым Прекращая цикл воспроизведения, длительность Т которого определяется формулой где...

Номер патента: 1725219

Опубликовано: 07.04.1992

Авторы: Квардаков, Хромов

МПК: G06F 7/552

Метки: возведения, квадрат

...разряда комбинационного сумматора. Выходы регистра 2 результата с 1-го по (М - 3)-й разрядов соединены с вторыми входами разрядов с 2-го по (М - 2)-й комбинационного сумматора 4, выход переноса сумматора 4 соединен с информационным входом (2 М - 1)-го разряда регистра 2 результата, выход которого соединен со счетным входом комбинационного счетчика 3, Выходы комбинационного сумматора с 1-го по (М - 2)-й соединены с информационными входами регистра 2 результата с 2-го по (М)-й соответственно. Первые Мвыходов регистра 2 результата являются выходами устройства с 3-го по (И+1)-й разряд, выходы и входы разрядов с 1-го по (М - 1)-й разряд комбинационного счетчика соединены с входами и выходами, начиная с М-го разряда регистра 2 результата....

Номер патента: 1732343

Опубликовано: 07.05.1992

Авторы: Дудыкевич, Максимович

МПК: G06F 7/552

Метки: функциональный

...начинающимися временными интервалами.Предлагаемое устройство отличается от известного наличием новых элементов; второго умножителя частоты на код и преобразователя временного интервала в двоичныйкод с их связями между собой, а также с первым умножителем частоты на код, счетчиком и элементов И.На чертеже приведена структурная схема функционального преобразователя,В состав преобразователя входят генератор 1 образцовой частоты, элемент И 2, первый 3 и второй 4 умножители частоты на код, счетчик 5 и преобразователь 6 временного интервала в двоичный код,Функциональный преобразователь работает следующим образом.При отсутствии сигналов на входах преобразователя б на его первом выходе присутствует уровень логического "0", которыйращение...

Номер патента: 1742818

Опубликовано: 23.06.1992

Авторы: Бухало, Драбич

МПК: G06F 7/552

Метки: возведения, степень

...информационные входы схемы 12 сравнения и информационные входы регистра 13. Вторые информационные входы схемы сравнения являются входами устройства, Выход схемы 12 сравнения соединен с первым входом первого элемента И 14, второй вход которого объединен с первым входом второго элемента И 15 и подключен к прямому выходу первого триггера 17. К выходу первого элемента И 14 подключен второй вход второго элемента ИЛИ 5, выход которого соединен с входами установки в "0" адресного счетчика 8 и первого триггера 17, Объединенные входы установки в "О" второго управляемого делителя 3 частоты подключены к инверсному выходу второго триггера 18. Вход установки в "О" первого управляемого делителя 2 частоты объединен с тактовым входом второго...

Номер патента: 1751751

Опубликовано: 30.07.1992

Авторы: Боровицкий, Лунькин, Марковский, Меликов, Шек-Иовсепянц

МПК: G06F 7/552

Метки: вычисления, квадратного, квадратов, корня, суммы

...модулю два. Узел 14 на своих первом,втором, третьем, пятом, шестом и седьмомвыходах формирует признак "Конец операции", сигналы "Занесение 1", "Занесение2", "Инверсия 1", "Инверсия 2" и "Инверсия3", которые поступают на первый 12, второй25, третий 26, четвертый 27, пятый 28 и шестой 29 выходы блока соответственно.На четвертом выходе узла 14 формируется признак "Комер этапа", Напервом этапе вычислений единичное значениепризнака "Номер этапа" разрешает прохождение информации через вентильную схему19, а также с второго информационного входа мультиплексора 16 на его выход.Первый и второй узлы 15 формируют насвоих выходах унитарные коды 12 и ь, содержащие единицу в разрядах )2 и )2 соответственно и нули в остальных разрядахсогласно выражениям...

Номер патента: 1751752

Опубликовано: 30.07.1992

Авторы: Боровицкий, Лунькин, Марковский, Меликов

МПК: G06F 7/552

Метки: извлечения, квадратного, корня

...чего на втором и третьем выходах узла 15 формируются сигналы "Занесение 1" и "Занесение 2", поступающие соответственно на выходы 23 и 24 блока, На входы 21 и 22 блока поступают (гп+1)- разрядные коды а,-1 и Ьксоответственно, Первый сумматор 19 по модулю два осуществляет поразрядное суммирова, иечисловых разрядов кода ак.1 со значением знакового разряда кода ак., Второй сумматор 19 по модулю два осуществляет поразрялное суммирование числовых разрядов дробной части кода Ьс инверсией разряда целой части кода Ьк, Знаковый разряд кода аки разряд целой части кода Ьк" поступают,кроме того, на четвертый и и яты й входы узла 15 соответствен но. На второй и шестой входы узла 15 поступают значения кодов с выходов первого и второго...

Номер патента: 1753472

Опубликовано: 07.08.1992

Авторы: Дрозд, Полин, Сотова

МПК: G06F 7/552

Метки: вычисления, комплексного, модуля, числа

...второго 5 и третьего 6 сумматоров и входу установки пятого триггера 13, тактовый вход устройства соединен со счетным входом счетчика 3, синхровходами первого 1 и второго 2 регистров, третьего 11, четвертого 12 и пятого 13 триггеров, второго 5 и третьего 6 сумматоров, информационные входы первого 1 и второго 2 регистров являются входами первого и второго операндов устройства и подключены к информационным входам первого 9 и второго 10 триггеров соответственно, выходы которых соединены соответственно с первыми входами первого 16 и четвертого 19 элементов И соответственно, вторые инверсные входы которых объединены между собой и первым входом элемента И-НЕ.15, а также первыми синхровходами второго 5 и третьего 6 сумматоров и подключены к...

Номер патента: 1764051

Опубликовано: 23.09.1992

Автор: Петухов

МПК: G06F 7/552

Метки: извлечения, корня

...ключа и подключен к выходу схемы сравнения.На чертеже представлена функциональная схема устройства для извлечения корня,Устройство для извлечения корня содержит (и) последовательно соединенных умножителей 1 - 4 частоты, начиная с умножителей частоты на два (1) и на три (2) и кончая умножителями частоты на и(3) и на и (4), первый многопозиционный переключатель 5. второй многопозиционный переключатель 6, и последовательно соединенных цифровых интеграторов, начиная с первого 7 и второго 8 цифровых интеграторов и кончая и-м цифровым интегратором 9, третий многопозиционный переключатель 10. схему сравнения 11, формирова гель импульсов 12, ключ 13, (п) последовательно соединенных счетчиков, начиная с первого 14 и второго 15 счетчиков и...

Номер патента: 1767498

Опубликовано: 07.10.1992

Авторы: Дегтярев, Кушнаренко

МПК: G06F 7/52, G06F 7/552

Метки: деления

...число 0000 0000, которое суммируется со значением первого операнда, т. е, на выходе сумматора 6 устанавливается значение первого операнда (табл, 1, строка 1). Генератор тактовых импульсов 8 формирует прямоугольные импульсы. Итак, в начальный.момент времени на входе регистра результата 3 установлено число 0001 0010 (12), По переднему фронту первого тактового импульса коммутатор разрядов 9 опрашивает младший разряд числа 0001 0010 и не формирует сигнал записи в регистр результата 3, так как младший разряд является нулевым (табл. 1, строка 2). По заднему фронту этого же тактового импульса осуществляется сдвиг числа 0000 1100 в регистре сдвига первого операнда 1 в сторону старших разрядов, и навыМоде сумматора 6 устанавливается сумма...

Номер патента: 1784977

Опубликовано: 30.12.1992

Авторы: Акулова, Корниенко, Органов

МПК: G06F 7/552

Метки: возведения, двоичных, квадрат, разрядных, чисел

...3, первый вход (2 гп+1)-го элемента И 17 третьей группы в-й линейки соединен с выходом 12 переноса (2 в)-го двоичного полусуммэтора 7 блока 3, вторые входы элементов И 17 третьей группы в-й линейки подкл очсны кт етьему выходу 5 (е)-го дешифратора 2, дешифратора, подключенном ко вторымреть мувыходы д-х элементов И 17 третьей группы входам элементов И 17, и разрешает ере-и (б = 1, 2, , 2 в) соединены со входами б-х дачу двоичных разрядов сформированной в элементов ИЛИ 14 той же линейки, выходы блоке 3 предварительной суммы через элекоторых подключены ко входам й-х разряд менты И 17 и ИЛИ 14 на входы разрядных ных сумматоров 1 (и = 2 п, 2 ев), сумматоров 1, Блок 3 формирует предваривыходы 2 а-го и (2 гл+1)-го элементов И 14 тельные суммы"...

Номер патента: 1790782

Опубликовано: 23.01.1993

Автор: Чумакин

МПК: G06F 7/552

Метки: воспроизведения, корней

...2,х 2 х 1 в двоичной записи (индекс 55 указывает номер разряда цифры) из всех рассматриваемых значений аргумента х = 1,2, 3, , 2"-1, выделим следующие классы чисел видов: О) 11, 12 х 1, 13 х 2 х 1, 14 хзх 2 х 1, ., 1 а 1 ха 1 -1 ха 1-2хЗх 2 х 1,Хв+1080 ь0201, Х+100-1.0201,(6) 1) 1 а 1+1 ха 1 х а 1-1 , хзх 2 хо,2) 1 а 1+гха 1+1 ха 1хзх 201,аг - а 1 ) 1 а 2 х агхаг -г хэх 201,аг - а 1 +1) 1 аг+1 хаг х а 2-1хэ 0201,аг - а 1+2) 1 аг+гхаг+1 х аг хзОг 01,аэ - а 1) 1 аэ хаэхаЗ ХЗ 0201,а 5 - а 1+1) 1 а 5+1 ха 5 ха, -1 аВ - а 1+2) 1 аЪ+г ха 5+1 ха; и -а 1 ) 1 пхпхв-гхз+10 зОв,. 0201,где х - принимает значения 0 или 1.Так как при х2 ф (3 с = О, 1, 2, . з) выполняется неравенство (3), то разность между значениями функциидля соседних значений...

Номер патента: 2005316

Опубликовано: 30.12.1993

Автор: Олейников

МПК: G06F 7/552

Метки: возведения, извлечения, квадрат, квадратного, корня

...входом пеового коммутатора и выходом регистра, информационный вход которого соединен с выходом сумматора, а вход записи - с выходом делителя частоты, вход сброса которогосоединен с входом сброса регистра, управляющим входом устройства. Я-входом триг200531635 40 45 информационный вход последнего соединен с выходом счетчика 4, входом первого слагаемого сумматора 5 и первым информационным входом второго коммутатора 8, второй информационный вход которого соединен с входом второго слагаемого сумматора 5, вторым информационным входом первого коммутатора 7 и выходом регистра 6. Информационный вход регистра б соединен с выходом сумматора 5, а вход записи - с выходом делителя 2 частоты, вход сброса которого соединен с входом сброса...

Номер патента: 1367753

Опубликовано: 30.04.1995

Автор: Вербовецкий

МПК: G06F 7/552, G11C 11/42

Метки: вычислитель, квадратного, корня, оптический, страничный

1. ОПТИЧЕСКИЙ СТРАНИЧНЫЙ ВЫЧИСЛИТЕЛЬ КВАДРАТНОГО КОРНЯ, содержащий оптический сумматор и блок управления, первый выход которого подключен к управляющему входу оптического сумматора, отличающийся тем, что, с целью повышения точности вычислений, он содержит первый и второй оптические сдвиговые регистры, оптический сумматор, первый и второй оптические инверторы, блоки оптической связи с первого по четвертый, управляемый оптический светопереключатель, светоделитель и блок управления, причем первый информационный вход первого оптического сдвигового регистра является информационным входом вычислителя, выход первого оптического сдвигового регистра через первый блок оптической связи оптически связан с первым информационным входом оптического...

Номер патента: 1582871

Опубликовано: 20.02.1996

Автор: Чижухин

МПК: G06F 7/552

Метки: возведения, модулю, степень, чисел

1. УСТРОЙСТВО ВОЗВЕДЕНИЯ ЧИСЕЛ В N-Ю СТЕПЕНЬ ПО МОДУЛЮ, содержащее регистры основания степени, модуля, показателя степени и хранения промежуточных результатов, первые блок умножения и деления, первую и вторую группы элементов И, первую группу элементов ИЛИ, отличающееся тем, что, с целью повышения быстродействия, в него введены вторые блок умножения и деления, третья, четвертая и пятая группы элементов И, вторая и третья группы элементов ИЛИ, а регистр показателя степени выполнен сдвиговым в сторону младших разрядов, причем выход регистра хранения промежуточных результатов соединен с первыми входами элементов ИЛИ первой и второй групп и первыми входами элементов И первой группы, выход регистра основания степени соединен с первыми входами...

Номер патента: 1485884

Опубликовано: 27.02.1996

Авторы: Кукушкин, Литюк, Ляшек, Цыганков

МПК: G06F 7/552

Метки: амплитуды, вычисления, квадратурным, сигнала, составляющим

УСТРОЙСТВО ВЫЧИСЛЕНИЯ АМПЛИТУДЫ СИГНАЛА ПО ЕГО КВАДРАТУРНЫМ СОСТАВЛЯЮЩИМ, содержащее первый и второй блоки выделения модуля числа, входы которых являются входами первой и второй квадратурных составляющих устройства, три умножителя, два сумматора, причем выход первого умножителя соединен с входом первого слагаемого первого сумматора, входы первого и второго коэффициентов устройства соединены с входами первых сомножителей первого и второго умножителей соответственно, два блока выделения максимального числа, блок задержки, выход которого соединен с первым входом первого блока выделения максимального числа, отличающееся тем, что, с целью сокращения аппаратурных затрат и повышения точности вычисления, выход первого блока выделения модуля числа...