Арифметическое устройство

(22) Заявлено 0701.77 (21) 2441682/18-24 с присоединением заявки Нов(23) Приоритет -Государственный комитет СССР но делам изобретений и открытиИ(71) ЗаяВИТЕЛЬ Киевский политехнический институт(54) АРИФМЕТИЧЕСКОЕ УСТРОИСТВО Изобретение относится к вычислительной технике и может быть применено в цифровых вычислительных машинах, специализированных цифровых вычислительных устройствах и вычислительных 5 средах, построенных на больших интегральных схемах.Известно арифметическое устройство, в котором операнды могут быть представлены последовательным кодом 11),0Однако такие устройства обладают невысоким быстродействием, так как время выполнения операций в таких устройствах пропорционально пп где ив разрядность операндов, работе в сис темах управления процессами в реальном масштабе времени, когда операнды поступают на вход непосредственно с преобразователей аналог-код или измерительных устройств поразрядного 20 уравновешивания последовательно разряд на разрядом.Такие устройства обладают также невысоким быстродействием при работе в вычислительной среде, когда реэультат, сформированный в одной ячейке, является операндом последующей, а каждая ячейка при этом выполняет определенную операцию. Кроме того, в таких устройствах при работе в вычислительной среде для связи между ячейками необходимо иметь по и шин на каждый операнд.Наиболее близко к предлагаемому изобретению арифметическое устройство, содержащее регистры первого и второго операндов, инФормационные входы которых подключены соответственно к первой и второй группам информационных входов устройства, выходы накапливающего регистра и регистров первого и второго операндов соединены с входом сумматора 2, Устройство содержит, кроме того, блок анализа и блок формирования переноса.Недостатком такого устройства является низкое быстродействие.Действительно, чтобы получить и разрядов результата с помощью этого устройства, необходимо выполнять 2 л циклов вычислений. При выполнении пер вых и циклов очередные разряды результата не вычисляются, а происходит только поразрядный ввод операндов. Формирование очередных разрядов результата осуществляется при выполнении последующих и циклов вычислений .Таким образом, время выполнения операции в этом устройстве равно669353Т= 2 й. циклов. Перечисленные недостатки существенно снижают производительность устройства при работев реальном масштабе времени, Особенно это проявляется в тех случаях,когда период поразрядного Формирова"ния операндов вне устройства (например, в измерительных приборах поразрядного уравновешивания) имеет большую продолжительность,При использовании известного устройства в качестве ячейки вычислительной среды, информация от предыдущейячейки в последующую передается после выполнения вычислений в предыдущей ячейке. Рассмотрим часть вычислительной среды, представляющей собой цепочку из К последовательно включенных арифметических устройств. Вфтечение первых к циклов происходитнакопление операндов в первой ячейке, поскольку на ее входы операнды 20поступают в последовательном коде,Затем, в, течение и циклов происходитоперация вычисления. Затем результатпередается в последующую ячейку, коэтому дальше каждая ячейка вносит задержку в и циклов, Задержка, вносимая К устройствами, будет составлять Иь = п(К+1) циклов. Цель изобретения - увеличение 30 быстродействия.Это достигается тем, чта устройство содержит триггер, дешифратор, элемент ИЛИ и два элемента И, причем , первый вход первого элемента И соединен с первым тактирующим входом уст 35 ройства, с тактирующим входом сумматора и первым входом второго элемента И, Отарой вход первого элемента И соединен с входом Деление уст" райства и с первым управляющим входом регистра первго операнда, выход первого элемента И соединен с пер" вым управляющим входом накапливающего регистра, второй управляющий вхоц которого соединен с выходом элемен та ИЛИ, с первым входом которого соединены второй тактирующий вход устройства, тактирующий вход регистра второго операнда и тактирующий вход триг гера, второй вход элемента ИЛИ под- И ключен к третьему тактирующему входу устройства и тактирующему входу накапливающего регистра, третий и четвертый управляющие входы которого соединены соответственно с первым .55 и вторым выходами сумматора, причем первый и второй выходы сумматора под" ключены соответственно к первым и вторым входам дешифратора и триггера, к третьему и четвертому входам дешиф ратора подключены первый и второй выходы триггера, а первый и второй выходы дешифратора подключены соответственна к первому и второму выходам уст 1.ойства н к второйу и третьему управляющим входам регистра перваго операнда, к четвертому, пятому управляющим входам которого подключены соответственно третий тактирующий вход устройства, и вход Умножение устройства, вхоц Умножение устройства соединен с вторым входом второго элемента И, выход которого подключен к управляющему входу регистра второго операнда, к третьему и четвертому входам которого подключена первая группа информационных входов устройства, а к первому и второму входу накапливающего регистра подключена вторая группа информационных входов устройства, пятый и шестой управляющие входы регистра первого операнда соединены соответственно с вторым и третьим тактирующим входом устройства.На чертеже дана схема предлагаемо" го устройства.Устройство содержит (и+8) разрядный сумматор 1 (и"разрядность исходных окерандов), (и+2) разрядный регистр 2 первого операнда, и разрядный регистр 3 второго операнда,(к+5) разрядный накапливающий регистр 4, триггер 5, дешиФратор б, элементы И 7 и 8 и элемент ИЛИ 9, первую группу информационных входов 10 и 11, вторую группу информационных входов 12 и 13 первый и второй выходы 14 и 15 устройства, вход целень.е 16 устройства, вход фУмножение 17 устройства, первый, второй, третий тактирующие входы 18-20 устройства. Дешифратор 6 может быть построен в соответствии с системой переключательных Функций вида=Р 92где й - Функция 1-го выхода (1 1,2)дешифратора 6;р,д " соответственно значениястаршего разряда сумматора 1и значение состояния триггера 5.Исходные операции А и В и результат Х представлены двоичным избыточным кодом с цифрами 1, О, 1 и имеют видв:,Е Ьг Ч ях=Ех 2где а;, в;, Л; Е(1 0 1Каждый разряд числа в избыточномпредставлении кодируется двумя цифрами иэ множества 0,1 . При этом циф ре 1 соответствует сигнал на входе 11 или 13, или на выходе 15, Цифре 1 со-, ответствует сигнал на входе 10 или 12, или на выходе 14 Цифре 0 соответствует отсутствие сигналов на входах10, 11 и 12, 13 или на выходах 14и 15,Коды операндов А и В поступаютпоразрядно .соответственно на входы10, 11 и 12, 13 одновременно, то естьв каждый момент времени на входы поступают разряды операндов с одинаковыми весами.На величины А и В накладываютсяследующие ограничения0(А(2, 2 ( Вс.1Устройство работает следующим образом.Перед операцией вычисления на входы 16 и 17 поступает. код операции,который удерживается до окончанияоперации, При этом операции деления 15соответствует сигнал на входе 16,операции умножения - на входе 17, аоперации сложения соответствует отсутствие сигналов на входах 16 и 17. Кначалу каждого 1-го цикла вычислений (3. = 1, 2,и+3) на входы 10,11 и 12, 13 поступают цифры очеред"ных разрядов соответственно а, и в; .В каждом. цикле вычислений на тактируяаие входы 18, 19 и 20 поочереднопоступают соответственно тактирующиесигналы у, у и уДеление (А 7 В),В исходном состоянии в младшемразряде регистра 3 записана единица,а остальные регистры, сумматор 1 итриггер 5 установлены в нулевое состояние. Перед началом вычислений навход 16 кода операции поступает сигнал, который поступает на первый входэлемента И 7 и на управляющий вход 36(и)-го суммирующего разряда регистра 2, открывая тем самым входы этогоразряда. В первом такте цикла вычисления сигнал ч, с входа 18 поступает через элемент И 7 на цепь приема 40кода регистра 4 и на цепь сдвига сумматора 1. В результате этого в младшем разряде регистра 4 происходит суммирование содержимого этого регистра с очередным разрядом в;, то естьв регистре 4 происходит накоплениеделителя В, а содержимое сумматора 1сдвигается на два разряда влево. Вовтором такте цикла вычисления сигнал9 с входа 19 поступает на цепь приема кода триггера 5, через элементИЛИ 9 на цепь выдачи кода регистра 4и на цепи выдачи кода и сдвига регистров 2 и 3. В результате этого в триггер 5 записывается предыдущее состояние старшего разряда сумматора 1, а 55в сумматоре 1 происходит суммирование содержимого этого блока с кодами, поступившими с выходов регистров2-4 и одновременно с этим происходитсдвиг содержимого регистров 2 и 3 наодин разряд влево (одновременное суммирование в сумматоре 1 и запись предыдущего состояния старшего разрядаэтого блока в триггер 5, а также одновременная выдача кода из регистров2 и 3 и сдвиг содержимого этих регистров возможны, так как сумматор 1и регистры 2 и 3 являются сдвигающими, а следовательно, каждый их разряд должен быть построен на паре триггеров или на триггерах с внутреннейзадержкой). При этом код на выходерегистров 2 и 3 зависит от сигналовсоответственно на входах 12, 13 и10, 11. Если присутствует сигнал навходе 10 или 12 (а)= 1, в, =1), то изрегистров Э,и 2 выдается прямой код,а если сигнал на входе 11 или 13(а; =1, Ь, =1), то выдается дополнительный код. При отсутствии сигналовна входах 10, 11 или 12, 13 (а; =3,в; =О), коды из регистров 3 и 2 невыдаются. Код на выходе регистра 4зависит от предыдущего состояниястаршего (знакового) разряда сумма"тора 1. Если в этом разряде записаннуль (положительный знак), то из регистра 4 выдается дополнительный код,а если записана единица (отрицательный знак), товыдаетсн прямсЧ код.При выдаче дополнительного кода изрегистров 3 и 4 на входы сумматоравыдается обратный код содержимогоэтих регистров, а иа входы свобод"ных (не связанных с выходами ,регистров 3 и 4) разрядов сумматора 1 подаются единичные сигналы и, кроме того, единичные сигналы подаются на соответствующие входы переноса младшего разряда сумматора 1, При выдаче дополнительного кода из регистра 2на входы сумматора выдается обратныйкод содержимого этого регистра, ана входы свободных разрядов сумматора 1 подается .инверсное значениестаршего разряда регистра 2 и, кроме того, единичное значение подаетсяна соответствующий вход переносамладшего разряда сумматора 1 Привыдаче прямого кода на свободные входы подаются единичные сигналы. Перед началом третьего такта цикла вычисления дешифратор 6 анализирует состояние триггера 5 и старшего разрядасумматора 1 и на выходах дешифратора6 появляется код очередного разрядарезультата х;, который поступает навыходы 14 и 15 и на входы (и)-госуммирующего разряда регистра 2, Втретьем такте цикла вычислений сигнал у с входа 20 поступает черезэлемейт ИЛИ 9 на цепь вйдачи кодарегистра 4, поступает на цепь приема кода регистра 2 и на цепь сдвигарегистра 4, При этом с регистра 4 навходы сумматора 1 передается код,соответствующий предыдущему состоянию старшего разряда сумматора 1,содержимое регистра 4 сдвигается наодин разряд влево, а в (и)-м разряде регистра 2 производится суммирование содержимого регистра 2 собратным значением кода х;, То есть,если х =1 (сигнал на выходе 15), ток (и)-му разряду прибавляется единица, если х, =1 (сигнал на выходе 14,669357то иэ (и)-го разряда вычитается единица, а если х =-0 (сигналы навыходах 14 и 15 отсутствуют), то регистр 2 не изменяет своего состояния,Таким образом в регистре 2 производится накопление дополнительного кодарезультата Х, На этом заканчиваетсяодин цикл вычислений, Разряд результата с весом 2 поступает на выходырезультата через три цикла вычислений после поступления разрядов операндов с весами 21 . Поэтому дляполучения результата с точностью 2необходимо выполнить (и+3) цикловвычислений.Рассмотрим работу устройства врежиме деления на примере. Пусть А ==(0,11111) , Для этих значенийооперандов и=5, поэтому необходимо выполнить восемь циклов вычислений.Процесс вычислений иллюстрируется втабл. 1 состояний сумматора и регист" 20ров устройства. Результат вычисленийдля этих значений операндов равенХ = (001 ю 10001) 6 =(17/32Умножение (А х В),В исходном состоянии в (и+3)-м 25разряде регистра 4 записана единица,а остальные регистры, сумматор 1 итриггер 5 установлены в нулевое состояние. Перед началом вычислений навход 17 кода операции поступает сигнал, который поступает на первыйвход элемента И 8 и на управляющийвход (и+1)-го суммирующего разрядарегистра 2, открывая тем самым входы этого разряда. В первом такте цикла вычислений сигнал у с входа 18поступает через элемент И 8 на цепьприем;Ь кода регистра 3 и поступаетна цепь сдвига сумматора 1. В результате этого содержимое сумматора 1сдвигается на два разряда влево, а 40в младшем разряде регистра 3 происходит суммирование содержимого этогорегистра с очередным разрядом в,то есть в регистре 3 происходит накопление множителя В. В двух оставшихся тактах цикла умножения устройство работает аналогично двум последним тактам цикла деления. При этомв регистре 2 производится накоплениемножимого А,Рассмотрим работу устройства врежиме умножения на примере для техже операндов. Процесс вычислений иллюстрируется в табл. 2 состояний сумматора и регистров устройства. Результат вычислений для этих значенийоперандов равенХ(000) 11001)з. (7/32) 38Сложение (А + В).В исходном состоянии в (и+4)-м разряде регистра 4 и в младших раз" рядах регистров 2 и 3 записаны единицы, а сумматор 1 и триггер 5 установлены в нулевое состояние. Сигналы на входах 16 и 17 отсутствуют. В первом такте вычислений сигнал у с входа 18 осуществляет сдвиг содержимого сумматора 1 на два разряда влево, В двух оставшихся тактах цикла сложения устройство работает аналогично двум последним тактам цикла деления,.При этом в регистрах 2-4 происходит лишь соответствующие сдвиги содержимого.Из рассмотренного примера видно, что для получения результата с точнос" тью 2 необходимо выполнить Т =и+3 циклов вычислений . Отношение быстродействия известного и предлагаемого устройства составляет)цьвт, и ЬЕсли принять и а 32, что соответствует показателям современных ЦВИ, то Тц /Т 1 ъ 1,8. То есть быстро" дейстне предлагаемого устройства выше быстродействия известного устройства при работе в реальном Масштабе времени в 1,8 раз.Определим задержку, вносимую К устройствами при использовании их в вычислительной среде. Как было показано, разряд результата с весом 2 поступает на выходы через три цикла вычислений после поступления разря-, дов операндов.с весами 2, Так как очередной разряд, полученный на выходе устройства, обрабатывается дру" гим устройством в следующем цикле, задержка, вносимая одним устройством, составляет четыре цикла. Задержка вносимая К устройствами, будет составлять И, =4 Кциклов, Таким обра зом, отношение быстродействия известного устройства и предлагаемого при использовании их в вычислительной среде составляетМочь а(К Ф ) пиМирр) 4 К" 4При г. а 32 использование в вычислительной среде предлагаемого устройства поэволяет увеличить быстродействие ,по сравнению с известным устройством в 32/4 ъ 8 раз.таким образом, достигается цель предлагаемого изобретения.+ОО ОООООООО 1 ОО,ОО 0 ОООООООО ооо оооооод 0000000101+оо аооооо 1 од 1 о +11 11111111 ООО +11 1111111100011,111111 О 111 О 1 11 ОООО ДОООО ОО 1 О 11 О+00 0000010101 00,0000000100 00101010 11 ОО ОООО ОО 1 ОО О +11,11111111 ОДО669353 Код хх ТригГер Сумматор Цикл Регистры Такт Код в; а; накапливающийаФ ааее ае ее + 0 0000101010+00 09001010100 00,00000100000 1 еа еа ае ее, + 00001010 100 00 00010000000. 7 1000000 00000 0010101000 + О1000000+1.1 11010110000 11,11101100000 Та бли 00000100 0000000 00000 0 00000000000 1 1 0 00,0000000000 0 000000 000 1,11111111001 00 00001000 + 10000010 0 000000010 О,ООООООООО Код а, первого операн- да второГО ЭПЕееранда 12 Продолжение табл.1669353 13 родолжение табл,2 Цикл Такт Регистры Код х; а,КодЬ Сумматор В 0 Код 6+11 11100000000 11,1111001100 первого второоперан- го опеда ранда 00 00010000000 - : 000001011,0011100000 00 10000000000 оо ооооооооооо 00 00060000000 11 10111000000 10 1 ОО 1 ОООООООООО ОО,ОО 111 ОООООО 0000000000 + 1000 мула изобретения Арифметическое устройстВо, содер ЗО жащее регистры первого и второго операндов, информационйые входь 1 которых подключены ссответственно к первой и вторсй группам информационных входов устройства, выходы накапливаю щего регистра и регистров первого и второг операндов соединены с входом сумматора, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, устройство содержит триггерО 40 дешифратор, элемент ИЛИ и два элемента И, причем первый вход первого элемента И соединен с первым тактирующим входом устройства, с тактирующим входом сумматора и первым входом 45 второго элемента И, второй вход перво" го элемента И соединен с входом Деление и с первым управляющим входом регистра первого операнда, выход первого элемента И соединен с первым управляющим входом накапливающего 50 регистра, второй управляющий вход которого соединен с выходом элемента ИЛИ, с первым входом которого соединены второй тактирующий вход устройства, тактирующий вхсд регистра второ го операнда и тактирующий вход триггера, второй вход элемента ИЛИ подключен к третьему тактирующему входу устройства и тактирующему входу накапливающего регистра, третий и четвертый управляющие входы которого сое. динены соответственнс с первым и вторым выходами сумматора, причем первый и второй выходы сумматора подключены соответственнс к первым и вторым входам дешифратора и триггера, к третьему и четвертому входам дешифратора подключены первый и второй выходы триггера, а первый и второй выходы дешифратора подключены соответственно к первому и второму выходам устройства и к второму и третьему уп" равляющим входам регистра первого операнда, к четвертому, пятому управляющим входам которого подключены соответственно третий тактирующий вход устройства, и вход умножение устройства, вход умножение 1 устройства соединен с вторым входом , второго элемента И, выход которого подключен к управляющему входу регистра операнда, к третьему и четвертому входам которого подключена первая группа информационных входов устройства, а к первому и второму входам накапливающего регистра подключена вторая:.группа информационных входов устройства, пятый и шестой управлякаяе входы регистра первого операнда соединены соответственно с вторым и третьим тактирующим входом устройства.Источники информации, принятые во внимание при экспертизе1Авторское свидетеЛьство СССР 9 435521, кл, С 06 Р 7/38, 21.04,72.2. Авторское свидетельство СССР 9 394780, кл. С 06 Р 7/38, 25.12.70,669353 оставитель Е. Пупыревехред Э. Чужик Корректо ебеннико ец едактор о Филиал ППП Патент, г. Ужгород, ул, Проектная, 4 аказ 3658/40 Тираж 779 ЦНИИПИ Государственного к по делам изобретений и 113035, Иосква, Ж, Раушс