Устройство для сопряжения процессора с многоблочной памятью

ОЮЗ СОВЕТСКИХ ОЦИАЛИСТИЧЕСНИРЕСПУБЛИК 6 Р 13 ПИСА скийоров,ов титут СССР1986,СР1987,о тво С 3/00,ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С МНОГОЬЛООЧНОЙ ПАМЯТЬЮ(57) Изобретение относится к вычислительной технике и может быть использовано для организации многовходовой многоблочной памяти припостроении многопроцессорных вычислительных систем на базе мини- и микроЭВМ, Цель изобретения - расширениефункциональных возможностей за счетобеспечения возможности записи одногослова данных одновременно в 11 блоковпамяти и выполнения при считываниилогической операции ИЛИ над даннымипо любому адресу в каждом из И блоков памяти, повышение быстродействияза счет асинхронного обмена с памятью и повышение надежности системыпутем выработки сигнала ошибки приобращении к несуществующей ячейкеблока памяти. В устройство, содержащее регистр номера массива, дешифратор адреса, дешифратор сегмента, ком 1571 99 А мутатор шин данных и кпадших разрядов шины адреса, первый элемент Итриггер захвата приоритета, системную шину блокировки, канальные приемопередатчики связи с процессороми блоком памяти, введены регистрномера сегмента, задающий местоположение сегмента в адресном пространстве процессора, канальные приемопередатчики для связи с процессоромрегистра номера сегмента, элементИЛИ и второй элемент И, которые совместно с первым элементом И, триггером захвата приоритета и системной шиной блокировки разрешаютконфликты, возникающие при одновре-.менном обращении к памяти двух и более процессоров, подключенных через устройство к блоку общей первойи второй памяти, элементы И-НЕ иэлемент задержки, позволяюцие повысить надежность системы путем. выдачи в процессор сигнала ошибки приобращении к несуществующей ячейкеблока памяти. К каждому из процессоров системы может быть подключенонесколько обцих блоков памяти. Дляразмножения инФормации в К блокахпамяти или выполнения в реяпие чтениялогической операции ИЛИ регистры номера сегмента устройств сопряжения,подключенных к этим К блокам памяти,настраиваются на один и тот же номер сегмента, причем номера массивовмогутбыть различны, 2 ил,1571599 3.Изобретение относится к вычисли ,тельной технике и может быть исполь- . , зовано для организации многовходовой многоблочной памяти при построении многопроцессорных вычислительаЪ сис", тем на базе мини- и микроЭВИ.Цель изобретения - расширение функциональных возможностей. за счет обе спечения возможности записи одного, слова данных одновременно в Я блоков памяти и выполнения при считывании логической операции,ИЛИ над данными по любому адресу в каждом из Я бло-, ков памяти, повышение быстродействия , за счет асинхронного обмена с памятью , и повышение надежности системы путемвыработки сигнала ошибки при обращении к несуществующей ячейке блокапамяти.2 ОНа фиг.1 представлена блок-схемапредлагаемого устройства; на фиг.2 -структурная схема устройства много"входовой многоблочной памяти систе-мыа 25Устройство 1 содержит дешифратор2 сегмента, дешиФратор 3 адреса, регистр 4 номера массива, регистр 5 номера сегмента, коммутатор 6 шин данных имладших разрядов шины адреса,триггер 7 захвата приоритета, элемент И 8, элемент ИЛИ 9, элемент И 10, элемент И-НЕ 11,элемент И-НЕ 12. Элемент 13 задержки,узел 14 канальных приемников, узлы15-18 канальных приемников и пере-.датчиков связи с процессором, канал 1,9 процессора, блок 20 памяти,линию 21 сигнала "Запись" (ЗП), линию 22 сигнала "Чтение" (ЧТ) и линию23 сигнала "Синхронизация адреса 1(СИА), группы управляющих, входов 24и соответствующие им линии 25-27группы выходов сигналов обращения кблоку 20 памяти, линию 28 сигнала ,подтверждения обмена (СИП) с блокомч20 памяти, линию 29 системнои шиныблокировки (СШБ), причем, вход регистра 4 номера массива соединен свьиодом узла 17 канальньи приемников а вьиоды - со старшими разрядаУми шины 30 адреса блока 20 памятии с информационными входами узла 18канальных передатчиков, входы регистра 5 номера сегмента соединены с55вьиодами узла 15 канальных приемников,в а выходы - с информационными входамиами узла 16 канальных передатчиков ис входами 31 дешифратора 2 сегмента,входы 32 которого соединены со старшими разрядами шины 33 адреса процессора и информационными входами 34 дешифратора 3 адреса, входы 35 которого,.соединены с младшими разрядами.шины 36 адресь процессора и входами 37 коммутатора 6, выходы 38 которого соединены с младшими разрядами шины 39 адреса блока 20;памяти, информационные входы узлов 15 и 17 канальных приемников и выходы узлов 16 и 18 канальных передатчиков соединены с двунаправленной шиной 40 данных процессора и с первыми входами-выходами коммутатора, 6, вторые входы-выходы которого соединены с двунаправленной шиной 41 данных блока 20 памяти, линии 21-23 соединены с управляющими входами дешифратора 3 адреса, выходы 42-45. которого соединены . соответственно с разрешающими входами узлов 15-18 канальных приемников и передатчиков, линия 23 СИА соединена с входом 46 элемента И 10, выход которого соединен с управляющим входом 47 дешифратора 2 сегмента, выход 48 которого .соединен с входом 49 элемента 2 И 8, инверсным входом 50 элемента ИЛИ 9 и инверсным входом 51 установки в нуль триггера 7 захвата приоритета, выход элемента И 8 соединен с информационным 52 и стробирующим 53 входами триггера 7 захвата приоритета, инверсный выход 54 которого соединен с линией 29 СШБ, входом 55 элемента И 8 и входом 56 элемента ИЛИ 9, выход которого соединен с"входом 57 ожидания процес:сора, прямой выход 58 триггера 7 захвата приоритета соединен с входом 59 элемента ИЛИ,.9 н с информационным 60 и разрешающим 61 входами комму-татора б, информационный выход 62 которого соединен с разрешающим входом узла 14 канальных приемопередатчиков,кроме того, выход 58 триггера 7 захвата приоритета соединен с входом 63 элемента И"ЯЕ 11, входом 64 элемента И-НЕ 12 и входом элемента 13 задержки, выход которого соединен с входом 65 элемента И-НЕ 12, выход элемента И-НЕ 11 соединен с входом 66 элемента И 10 и входом 67 элемента И-НЕ 12, выход которого соединен с линией 68 сигнала ошибки про: цессора.Устройство работает следующим образом.5 157Адресное пространство процессора разбивается на сегменты, Каждому сегменту ставится в соответствие бло 20 памяти требуемого блока, В каждом конкретном случае сегменты могут иметь переменный размер. Блок 20 памяти состоит .из стандартных одновходовых модулей памяти, выходы которых запараллелены и образуют выходы 69 .блока 20 памяти. Объем каждого блока 20 памяти разбит на равные по объему части - .банки 70 памяти, причем объем банка 70 памяти равен объему сегмента памяти. Местоположение сегментав адресном пространстве процессора определяется содержимым регистра 5 номера сегмента, Сегмент памяти, таким образом, ,занимает часть адресного пространства, через которую процессор имеет доступ к равному по объему массиву блока 20 памяти, номер которого опреде-. ляется значением регистра 4 номера массива. Процессор соединен с блоками 20 памяти через специальные устройства 1 сопряжения, функцией ко- торых является анализ захвата блока 20 памяти другим процессором, если нет, то захват свободного блока 20 памяти и выдача на системную шину блокировки сигнала захвата приоритета для других процессоров, подключенных к данному блоку 20 памяти, выдача процессору, обратившемуся к захваченному блоку 20 памяти, сигнала ожидание процессора по линии 57, выдача сигнала ошибки по линии 68 при обращении процессора к несуществующей ячейке блока памяти, коммутация канала 19 процессора с блоками 20 памяти в момент обращения процессора к блоку общей памяти и преобразование адреса, поступающего из процессора. Таким образом, устройство 1 заменяет старшие разряды. адреса памяти, выдаваемого процессором, на содержимое регистра 4 номера массива, значение которого устанавливается. процессором программно. В определенные моменты времени содержимое регистров 4 и 5 в каждом устройстве 1 может быть различным, и процессор получает доступ к любому набору массивов блоков 20 памяти, но по одному массиву из каждого блока 20,причем номера массивов и местоположение соответствующих им сегментов может быть произвольным и изменяется программно в процессе ре 1599 5 10 15 20 25 30 35 40 45 50 55 шения задачи. Для подключения процессоров к одному одновходовому блоку памяти входы-выходы 69 устройств1 сопряжения запараллелены и подключены к входам-выходам блока.20памяти, причем линии 29 устройствсопряжения соединяются, образуя системную инну блокировки. Обращениепроцессоров к общему блоку памятиможет осуществляться только последовательно, когда один из процессоровзахватывает общую память, другие процессоры не имеют к ней доступа, Если память свободна, а об этом свидетельствует наличие "1" на линии 29СШБ, то процессоР, обратившись к общей памяти, захватывает наивысшийприоритет, и устройство 1 сопряжения устанавливает на линии СШБ уровень "0", сообщая тем самым другимпроцессорам, что память захвачена.Если теперь какой-либо процессоробратится к захваченной памяти, тосоответствующее этому процессору устройство 1 вырабатывает сигнал ожидания этого процессора по линии 57 суровнем "0", сообщая тем самым, чтонеобходимо либо повторить обращениек памяти, либо ожидать освобожденияданного блока 20 памяти, удлиняяканальный цикл обращения к памяти.Все зависит от возможностей процессора - если процессор не может удлинять цикл обращения к памяти, тонеобходимо повторное обращение к памяти,За счет разделения всей памятина независимые блоки реализуется многовходовая многоблочная разделеннаяпамять. Однако кроме разделенной памяти процессор может иметь памятьс обычной организацией, но в таком случае регистр 5 номера сегментадолжен настраиваться таким образом,чтобы использовались адреса, не задействованные обычной памятью, Таккак процессор имеет по М сегментов,а следовательно и по И блоков памяти, где каждый из блоков памяти является общим для нескольких процессоров, то вероятность того, что в одини тот же момент времени два или более процессора обратятся к одномублоку памяти, зависит от количестваблоков памяти и при большом М является величиной незначительной, Р (( 1/И . Это значительно повьппаетэффективность использования общей51015 памяти и снижает простои процессоров, возникающих вследствие ожиданйи процессором освобождения захва ценного другим процессором блока па:мяти.Для размножения информации в К бпоках 20 памяти регистры 5 номера ,сегмента устройства 1; подключенных к этим К блокам памяти, настраиваются ча один и тот же номер сегмента,причем номера массивов могут быть различны. Теперь при записи данных по любому адресу внутри установленного на регистрах 5 номера сегмента информация будет записана во всех Кблоках 20 памяти по адресам, опре"деляемым сбдержимым регистров 4 номера массива. Если же хотя бы один изК блоков 20 памяти занят, то. соответствующие этим блокам памяти уст- . ройства 1 по линии 57 вырабатывают сигнал ожидания, и процессор ожидает освобожения занятых блоков 20 памяти, удлиняя канальный цикл обращения к памяти. По мере освобожения блоков 20 памяти устройства 1 захватывают освобоженные блоки памяти, уста-: навливая на линии 29 системной шины блокировки нулевой уровень, и снимают сигнал ожидания с линии 57. Однако, процессор будет ожидать окончания обмена со всеми К блоками 20 памяти, так как выходы элементов ИЛИ 9 всех устройств 1 выполнены по схеме с открытым коллектором и подключены к одной шине 57 ожидания процессора. Реализовано монтажное ИЛИ линий 57 ожидания всех устройств 1 сопряжения, подключенных к данному процессору. После завершения записи. данных в свободные или освободившиеся блоки 20 памяти устройство 1 по сигналу подтверждения обмена СИП с блоком памяти освобождает данный блок памяти, устанавливая на СШБ единичный уровень, освобождая блоки памяти, не дожидаясь окончания обмена с другими блоками памяти или завершения обслуживания занятых блоков памяти. Таким образом реализуется асинхронный режим обмена, это также позволяет использовать блоки ,памяти с различным быстродействием. Для выполнения в режиме чтения логической операции ИЛИ над данными,хранящимися в К блоках 20 памяти, регистры 5 номера сегмента также необходимо настроить. на один и тот же 20 25 30 35 40 45 50 55 номер сегмента. Операция ИЛИ осуществляется за .счет реализации монтажного ИЛИ шины 40 данных устройства 1, так как входы-выходы 71 всех устройств 1, подключенных к каналу 19процессора, запараллелены.Повышение быстродействия при размножении информации в К блоках 20 памяти или при выполнении операции ИЛИ над.данными, хранящимися в К блоках памяти, составит К раз, если все К блоков были свободны,(К) раз, если было обращение к занятым блокам памяти, где Я - максимальное количество процессоров уже ожидающих освобождения одного из требуемых первому процессору блоков памяти. Вероятность того, что Я ) 1,мала и определяется 1соотношением Р6 -- ,9- цйф 1Использование устройства для параллельной записи информации в К блоках памяти позволяет организовать режим горячего резервирования информации, хранящейся в памяти системы.При отказе или утере информации в одном из блоков памяти информация может быть восстановлена из резервногоблока или отказавший блок может бытьотключен. Наличие резервных копийинформации позволяет осуществлять режим мажорирования, Это значительноповышает надежность всей системы ине приводит к аварийному завершениюработы системы, Кроме того, в целяхповышения надежности системы используется схема формирования сигналаошибки при обращении процессора кнесуществующей ячейке блока 20 памяти. Схема формирования сигнала ошибки состоит из элементов 11-13 Еслипосле захвата блока 20 памяти и выработки сигнала ЗП или ЧТ блок памятьне выработает сигнал СИП в течениепромежутка времени, определяемогоэлементом 13 задержки, что может означать либо, обращение процессора кнесуществующей ячейке блока памяти,то на выходе элемента И-НЕ 12 появится сигнал ошибки с нулевым уровнем,поступающий в канал 19 процессорапо линии 68, Выходы элементов И-НЕ 12всех устройств 1 также выполнены посхеме с открытым коллектором и подключены к линии 68 сигнала ошибки процессора. В момент включения устройства 1 регистры 4 номера массива и регистрыПроцессор подает на шину (33,36)адреса адрес необходимой ячейки памяти и вырабатывает сигнал СИА, Старшие разряды адреса, поступающего с 5шины 33 адреса, поступают на вход32 дешифратора 2 сегмента всех устройств 1 сопряжения, подключенныхк данному процессору. Сигнал СИА слинии 23 поступает на. вход 46 элемента И 10 всех устройств 1 того жепроцессора. Единичный уровень на входе 66 элемента И 10 разрешает .прохождение сигнала СИА ца управляющий47 вход дешцфратора 2 сегмента, таккак в исходном состоянии триггер 7захвата приоритета сброшен и сигнал СИП в нулевом состоянии (соответственно входы 63 и 28 элемента 91571595 номера сегмента устанавливаются внулевое состояние, и процессоры через нулевой сегмент памяти имеют доступ к нулевым блокам 20 памяти, Перед началом обмена процессоров смноговходовой многоблочный памятьюпроцессорам необходимо во всех устройствах 1 сопряжения установить нарегистрах 4 номера массива номератребуемых массивов блоков 20, а нарегистрах 5 номера сегмента - номерасегментов памяти,Для этого процессорвыставляет адрес регистра 4 номерамассива на шину адреса. Адрес пошинам 33 и 36 поступает на информационные входы соответственно 34 и35 дешифратора 3 адреса. После этого процессор выдает сигнал (СИА) налинию 23, по которому дешифратор 3 20дешифрирует адрес, установленный нашинах 33 и 36 адреса и после приемауправляющих сигналов ЗП или ЧТ соответственно с линий 21 и 22 выдаетединичный сигнал на один из выходов42-45, Если на дешифратор 3 поступает сигналЧТ; то с выхода 45 единичный сигнал поступает на разрешающийвход узла 18, разрешая прохождениеинформации, записанной на регистре 4,на шину 40 данных процессора. В режиме ЗП процессор после сигнала СИА устанавливает необходимое значение старстарших разрядов номера массива нашину 40 и вырабатывает сигнал ЗП, покоторому дешифратор 3 выдает с выхода 44 единичньп сигнал на разрешающий вход узла 17, и информация с шины 40 данных процессора записывается в регистр 4, Чтение и запись в регистр 5 номера сегмента осуществляется аналогичным образом. После уста 1новки номеров массивов памяти на регистрах 4 сегментов на регистрах 5всех устройств 1 процессов можно обратится к любой ячейке установленных 45массивов блоков 20 памяти. При этомпроцессор не ощущает разницы междуработой многоблочной памятью и памятью с обычной организацией, так какзадержка на устройстве 1 определяется 50задержкой на дешифраторе 2, элементеИ 10, элементе И 8, триггере 7, коммутаторе 6 и на узле 14, котораяявляется незначительной и не нарушает канального цикла обращения процессора к памяти,Обращение процессора к ячейке блока 10 памяти происходит следующим образом. И-НЕ 11). С приходом сигнала СИА дешифраторы 2 сегмента сравнивают старшие разряды адреса, поступающего сшины 33 адреса процессора с разрядами регистра 5 номера сегмента, которые поступают на вход 31 дешифратора 2. Если старыие разряды адреса совпадают с содержимым регистра 5 номера сегмента, то дешифратор 2 этого устройства 1 вырабатывает управляющий единичный сигнал, которьп с выхода 48 поступает на вход 49 элемента И 8, инверсный вход 50 элемента ИЛИ 9 и ца инверсный вход 51 установки в "0" триггера 7 захвата приоритета. Если на линии 29 системной шины блокировки установлен "0", т.е. данный блок 20 памяти уже захвачен другим процессором, то этот 0, поступая на вход 55 элемента И 8, блокирует установку в единичное состояние триггера 7, а также поступает на вход 56 элемента ИЛИ 12, Для нормальной работы устройства 1 необходимо, чтобы выход 54 триггера 7 захвата приоритета был с открытым коллектором, т,е, при наличии "1" этот выход не влиял на подключенные к нему входы, а при наличии "0", этот уровень поддерживался на входах 55 и 56 элементов 8 и 9 и на линии 29 СПБ. Так как триггер 7 еще не был установлен в "1", то уровень "0" с выхода 58 поступает на вход 59 элемента ИЛИ 9, сигнал с выхода которого с уровнем "О" поступает на шину 57 ожидания процессора и сообщает процессору, что для нормального продолжения уже начатого цикла, необходимо дождаться11 157 завершения этого сигнала. Если же на линии 29 СББ установлен уровень "1", т.е. блок 20 памяти .свободен в данный момент времени, то уровень "1" с выхода элемента И 8 поступает на информационный 52 и стробирующий 53 ,входы триггера 7 захвата приоритета, устанавливая его в единичное состояние. Синверсного выхода 54 триггера 7 уровень "0" поступает на вход 56 элемента ИЛИ 9 и налинию 29 СШВ, сообщая другим процессорам, подключенным к данному блоку памяти что этот блок памяти захвачен. Процессор, захвативший блок памяти, имеет наивысший приоритет,при работе с этим блоком памяти и ни один процессор ,не может прервать его работу с патью. Сигнал ожидания процессора на нии 57 данного устройства 1 не вырабатывается так как на вход 59 элеЭкента 9 поступает "1" с прямого выхода 58 триггера 7, поддерживая на динии 57 уровень "1", "1" с выхода 58 триггера 7 поступает на информационный 60 и разрешающий 61 входы . соммутатора 6, коммутируя тем самым пину 40 данных и.младшие разряды шины 36 адреса соответственно на шины 41 и 39 выбранного блока памяти. После срабатывания коммутатора б сигнал с выхода 62 поступает на разрешающий вход узла 14, разрешая прохождение управляющих сигналов (ЗП, ЧТ, СИА) соответственно линий 21-23,на одноименные линии 25-27 и далее на управляющие входы блока 20 памяти. После этого процессор устанавливает необходимую информацию на шину 40 данных и подает сигнал ЗП на линию 21. При этом информация, установленная на шине 40 данных и младших разрядах шины 36 адреса, поступает на шины 41 и 39. Сигнал ЗП поступает через узел 14 на линию 25 и далее на входы управления блока 20 памяти. По сигналу ЗП информация, установленная на шине 41 данных,записывается в ячейку блока 20 памяти, адрес которой установлен на шинах 39 и 30. Записанная в регистре 4 номера массива информация указывает на номер массива в блоке 20 памяти, а адрес, поступающий из процессора на младшие разряды шины 39 адреса, указывает адрес ячейки памяти внутри массива блока 20, Аналогично происходит чтение процессором информации из блока 20 памяти, но при1599 12 линии 21, который поступает на входы 25 требуемых К блоков 20 памяти,и данные, установленные на шине 40данных, и младшие разряды шины 36 адреса поступают соответственно на ши 35 ны 41 и 39 указанных блоков 20 памяти. Старшие разряды адреса внутриблоков памяти могут быть различны иопределяются содержимым регистров4 номера массива. В ответ на сигналЗП блок 20 памяти вырабатывает сигналподтверждения обмена с памятью СИП,который с выхода элемента И-НЕ 11 запрещает по входу 67. элемента ИЛИ-НЕ12 выработку сигнала ошибки по линии 40 45 50 68 и с помощью элемента И 10 запрещает работу дешифратора 2 сегмента.Выход 48 дешифратора 2 переключает.ся в нулевое состояние и сбрасываеттриггер 7 захвата приоритетаСистемная шина блокировки переходит в единичное состояние, разрешая обращение других процессоров к данному блоку памяти, не дожидаясь завершения опе-.рации обмена с оставшимися (К)-ми этом процессор выдает сигнал ЧТ налинию 22 и через узел 14 на линию26 и вход управления блока 20 памяти. После этого блок 20 памяти устанавливает на шину 41 информацию, которую процессор считывает со своейшины 40 данных, вырабатывая сигналЧТ, на что блок 20 памяти отвечаетсигналом СИП.Размножение информации осуществляется следующим образом. Возмож-,ны 2 варианта.Вариант 1. Все Кблоков 20 памяти в которые осуществляется параллельная запись, не заняты, В регистры 5 номера сегмента всех устройств1, подключенных к требуемым К блокам памяти, записывается один и тотже номер сегмента, Затем процессорвыставляет на шинах 36 и 33 адреса адрес в пределах установленного номера сегмента и вырабатывает сигнал СИА.Так как все блоки 20 памяти былисвободны, то триггеры 7 захвата приоритета всех требуемых устройств 1устанавливаются в единичное состоя-.ние. "1" с выхода 58 триггера 7 запрещает по входу 59 элемента ИЛИ 9выработку сигнала ожидания процессора по линии 57 и разрешает работуузла 14 канальных приемников и схемыформирования .сигнала ошибки. Процессор устанавливает данные на шину 40данных и вырабатывает сигнал ЗП по1 З 15блоками 20 памяти. Если сигнал СИП непридет в течение интервала, определенного задержкой элемента 13, тона входах 64, 65 и 67 элемента И-ИЕ,12 установится три "1", и элемент12 переключится в нулевое состояние,вырабатывая по линии 68 сигнал ошибки обращения процессора к блоку 20памяти.Вариант 2. Занят хотя бы один изК блоков 20 памяти, в которые осуще-.ствляется параллельная запись. В этомслучае, после срабатывания дешифратора 2 "1" с выхода 48, поступая наинверсный вход 50 элемента ИЛИ 9,приводит к выработке сигнала ожидания процессора по линии 57, так кактриггер 7,и СШБ находятся в нулевомсостоянии, В результате этого процессор будет ожидать освобожденияэтого блока памяти, удлиняя канальный цикл обращения с блоком памяти,Однако, свободные блоки 20 памятизавершат обмен с процессором, не дожидаясь освобождения занятых блоков20 памяти, После освобождения занятого блока 20 памяти по входу 56 снимается сигнал ожидания, осуществляется установка триггера 7 и захватблока памяти. Далее процесс обменаосуществляется аналогично описанному варианту 1,Выполнение логической операцииИЛИ осуществляется аналогично процессору размножения информации, только.после выдачи адреса и сигнала СИЛпроцессор .вырабатывает сигнал ЧТвместо сигнала ЗП и данные из блоков20 памяти по шинам 41 через коммута-торы 6 поступают на шину 40 данныхпроцессора, где осуществляется монтажное ИЛИ над считанными данными.Операция ИЛИ выполняется верно только в том случае, когда все К блоковпамяти свободны,Формула изобретенияУстройство для сопряжения процессора с многоблочной памятью, содержащее регистр номера массива, дешифратор адреса, дешифратор сегмента, первый узел канальных передатчиков, первый и второй узлы канальных приемников, коммутатор шин данных и млад-. ших разрядов шины адреса, первый элемент И, триггер захвата приоритета,. причем вход данных регистра номера массива соединен с выходом первОго71599 14 шины адреса подсоединен к выходу устройства для подключения к младшимразрядам адреса памяти, второй инФормационный вход-выход которого соединен с выходом устройства для подключения к шине данных памяти, причем второй информационный вход де 30 шифратора адреса соединен с первыминформационным входом дешифраторасегмента и подсоединен к входу устройства для подключения к старшимразрядам шины адреса процессора,первый, второй и третий входы синхронизации дешифратора адреса,подсоединены к входам устройства для лодключения к шинам синхронизации, чтения изаписи процессора и соединены с соответствующими входами группы второго узла канальных приемников, выходы которых соединены с выходами устройства для подключения к входам управления многоблочной памятью, выход 35 40 45 дешифратора сегмента соединен с первым входом первого элемента И и с К- входом триггера захвата приоритета, причем выход первого элемента И соединен с информационным и стробирую 50 щим входами триггера захвата приоритета, инверсный выход которого под соединен к выходу устройства для подключения к шине блокировки процессора и соединен с вторым входом первого элемента И, прямой выход тригузла канальных приемников, выход регистра номера массива соединен синформационным входом первого узлаканальных передатчиков и подключен к 5 выходу устройства для подсоединениястарших разрядов шины адреса памяти, разрешающие входы первого узлаканальных приемников и первого узлаканальных передатчиков подключенысоответственно к первому и втЬромувыходам дешифратора адреса, а информационный вход первого узла канальных приемников и выход первого узлаканальных передатчиков соединены с 15входом-выходом устройства для подключения к шине данных процессораи с первым информационным входом-вью"ходом коммутатора шин данных и младших разрядов нины адреса, второйинформационный вход которого связанс первым информационным входом дешифратора адреса и подсоединен к входуустройства для подключения к младшимразрядам шины адреса процессора, первый информационный выход коммутато .ра шин данных и младших разрядов15г 7 Гера захвата приоритета соединен с разрешающим и третьим информационным 9 ходами коммутатора шин данных и Младших разрядов адреса, второй выМод которого соединен с разрешающим Ьходом второго узла канальных приемиков, о. т л и ч а ю щ е е с я тем, Мто, с целью расширения функциональных .возможностей за счет обеспечения Возможности записи одного слова даных одновременно в И блоков памятивыполнения при считывании логичекой операции ИЛИ над данными по люому адресу в каждом из М блоковамяти, повышения быстродействия зачет асинхронного обмена с памятьюповышения надежности системы пуем выработки сигнала ошибки прибращении к несуществующей ячейкелака памяти, в него введены регистрамера сегмента, третий узел канальпс приемников, второй узел канальых передатчиков, второй элемент И,йервый и второй элементы И-НЕ, элеМент ИЛИ, элемент задержки, причем Выход третьего узла канальных приемНиков соединен с информационным входом регистра номера сегмента, выходоторого соединен с вторым информаионным входом дешифратора сегментаинформационным входом второго узла Канальных передатчиков, выход которого соединен с выходов первого каВального передатчика и с информацион599 6 ным входом третьего узла канальных приемников, разрешающие входы третьего узла канальных приемников и второго узла канальных передатчиков под ключены соответственно к третьему и четвертому выходам дешифратора адресй, выход дешифратора сегмента соединен с инверсным первым входом элемента ИЛИ, второй и третий входы которого соединены соответственно с инверсным и прямым выходами триггера захвата приоритета, выход элемента ИЛИ соединен с выходом устройства 5 для подключения к шине жидаия процессора, первый вход второго элемента И соединен с входом синхрони-зации адреса дешифратора адреса, а выход - со стробирующим входам дешифро ратора сегмента, второй вход второго элемента И соединен с первым входом первого элемента И-НЕ и выходом второго элемента И-НЕ, первый вход которого подсоединен к входу устройр 5 ства для подключения к выходу синхронизации блока памяти, а второй вход - с прямым выходом триггера захвата приоритета, вторым входом первого элемента И-НЕ и входом элемента за- ЗО держки, выход которого соединен с третьим входом первого элемента И-НЕ, выход которого подсоединен к выходу устройства для .подключения к входу сигнала ошибки процессдра.О1571599 Составитель А.ЗасориРедактор Т.Парфенова Техред,И.Ходаннч ектор Н,Коро 9 ка при ГКНТ СССР роизводственно-издательский комбинат "Патент", г. Улгород, ул. Гагарина, 10 513 Тир Государственного ко113035, Ио тета по ва, Жизобретени , Раутская дписноеи открыти аб, д. 4/