Устройство для умножения

О П И С А Н И Е р 1 54 ПУОИЗОБРЕТЕНИЯ Соки Советских Социалистических Ресотбоик) Заявлено 09.10.7 с присоединением заявки Хе осударстееииый комите ооета Министров СССР) Прио Опубликовано 30.12.76. Бюллетень Мо 4 88,8 ло делам изобретеии и открытий(71) Заявитель УСТРОЙСТВО ДЛЯ УМ НИЯ Предлагаемое устройство относится к области вычислительной техники и может быть использовано при построении специализированных вычислительных устройств последовательного действия, например таких, как цифровые корректирующие фильтры.Известно устройство для умножения 1, содержащее блок сумматоров, в котором множимое вводится 2 т+1 разрядами (т - разрядность числа), множитель т+1 разрядами, а произведение множимого на (к+1) -й (знаковый) разряд множителя не добавляется, а вычитается из суммы частичных произведений.Однако это устройство имеет большой объем оборудования при невысоком быстродействии.Известно также устройство для умножения 21, наиболее близкое по техническому решению к изобретению, содержащее блок сумматоров и блок дополнения кодов отрицательных чисел,В таком устройстве множимое, первоначально представленое т+1 разрядами, последовательным кодом подается на вход схемы, которая расширяет его на т разрядов со стороны знакового разряда (на т единиц отрицательных чисел), множитель представлен в специальном регистре параллельным кодом, т+1 разрядами. В процессе умножения значащие разряды кода множителя управляют пропуском последовательного кода множимого (частичные произведения) в блок сумматоров на суммирование и образование суммы 5 частичных произведений, а знаковый, управляя специальной схемой, обеспечивает вычитание из этой суммы соответствующего ему частичного произведения. Цикл умножения применительно к последовательным вычисли тельным устройствам включает т+1 периодов цифр для заполнения регистра множителя и 2 т+ 1 периодов цифр для образования собственно произведения. Таким образом, цикл умножения в общей сложности составляет 15 Зот+1 периодов цифр.Недостатком известного устройства является низкое быстродействие.Цель изобретения - уменьшение цикла умножения до 2 т+1 периодов цифр, т. е. по вышение быстродействия устройства.Это достигается тем, что в устройство введены первый и второй блоки преобразования прямого кода в дополнительный и элемент И, Первый вход элемента И соединен с первым 25 входом устройства, второй вход - с вторымвходом устройства, а выход - с первым входом первого блока преобразования прямого кода в дополнительный и с первым входом второго блока преобразования прямого кода 30 в дополнительный. Второй вход первого блока54 преобразования прямого кода в дополнительный связан с третьим входом устройства, а выход - с входом блока дополнения кодов отрицательных чисел, выход которого подключен к первому входу блока сумматоров, второй вход второго блока преобразования прямого кода в дополнительный - с четвертым входом устройства, а выход - с вторым входом блока сумматоров, выход которого подключен к выходу устройства.Блок преобразования прямого кода в дополнительный содержит элемент памяти, динамический триггер, элемент И - НЕ и элемент ИЛИ, Первый вход элемента памяти соединен с первым входом блока и первым входом элемента И - НЕ, второй вход - с вторым входом блока, а выход - с первым входом элемента ИЛИ, второй вход которого связан с выходом динамического триггера и вторым входом элемента И - НЕ, а выход - с входом динамического триггера, выход элемента И - НЕ - с выходом блока.Блок-.хема устройства представлена на чертеже,Устройство содержит первый 1 и второй 2 блоки преобразования прямого кода в дополнительный, блок 3 дополнения кодов отрицательных чисел, элемент И 4 и блок 5 сумматоров. Блок преобразования прямого кода в дополнительный содержит элемент 6 памяти, элемент 7 И - НЕ, элемент 8 ИЛИ, динамический триггер 9,Рассмотрим работу предлагаемого устройства в целом.При умножении положительных чисел код множимого поступает через блок 1 преобразования прямого кода в дополнительный и блок 3 дополнения кодов отрицательных чисел на первый вход блока 5 сумматоров без изменения. Код множителя через блок 2 преобразования прямого кода в дополнительный проходит также без изменения на второй вход блока сумматоров, где последовательно во времени отпирает клапаны своими значащими разрядами. Так как комбинация открываемых клапанов в блоке 5 сумматоров соответствует кодовой комбинации множителя, а на входы каждого последующего сумматора подается результат предыдущего суммирования и задержанный соответствующим обр азом код множимого, то в результате суммирования частичных произведений на выходе блока сумматоров 5 образуется код произведения,В случае умножения отрицательных чисел код множимого, проходя через блок 1, запущенный знаковым разрядом множителя, преобразуется в дополнительный по отношению к исходному, т. е. в код положительного числа. Аналогичное пробразование претерпевает код множителя, проходя через блок 2, Дальнейшие операции проходят аналогично предыдущему случаю. При этом на выходе блока сумматоров 5 получают дополнительный код произведения.1170 20 55 бо б 5 5 о 15 зо 35 40 45 50 4При умножении чисел разных зубаков возможны два случая,Когда множимое отрицательно, а множитель положителен, первый и второй блоки преобразования прямого кода в дополнительный не запускаются и соответствующие коды проходят через них без изменения, код множимого поступает на вход блока 3 в виде дополнительного кода отрицательного числа. При этом блок 3 дополнения кодов отрицательных чисел запускается и код множимого приходит на вход блока сумматоров дополненным единицами, следующими во времени за знаковым разрядом, так что в блоке сумматоров происходит суммирование частичных произведений в следующей форме (т=8, а - зна" чение разрядов множителя, начиная с млад. - шего):а 1(111111111 мантиссаа 2;11111111 мантиссаа 3(1111111 мантиссаа 4 Х 111111 мантиссаа 5)(11111 мантиссааб(1111 мантиссаа 7 Х 111 мантиссаа 811 мантиссачто соответствует получению результата умножения в виде дополнительного кода отрицательного числа.Второй случай, когда множимое положительно, а множитель отрицателен, сводится к предыдущему случаю. При этом знаковый разряд множителя запускает блоки 1 и 2, которые преобразуют соответствующие коды в дополнительные по отношению к исходным, после чего множимое становится отрицательным, а множитель - положительным,Элементы управляемой линии задержки в блоке сумматоров обеспечивают необходимый сдвиг частичных произведений друг относительно друга. Клапаны управляемой линии задержки отпираются импульсами управления в те же моменты, в которые отпираются соответствующие клапаны значащими разрядами множителя. Запирание всех клапанов происходит одновременно, после поступления на первый вход блока сумматоров (2 т+1) -го разряда множимого. При построении специализированных устройств, например таких, как цифровые корректирующие фильтры, предлагаемое устройство обеспечивает выигрыш по быстродействию примерно в 1,5 раза,Формула изобретения1. Устройство для умножения, содержащее блок сумматоров и блок дополнения кодов отрицательных чисел, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены первый и второй блоки преобразования прямого кода в дополнительный и элемент И, причем первый вход элемента И соединен с первым входом устройства, второй вход - с вторым входом устройства, а выход - с первым входом первого блока преобразования прямого кода в дополстае А. Го амыш рректор Л. Орлова ков едактор И. Грузова ПодписноеССР Тираж 864 Совета Мпнпстоткрытий ская наб., д. 4/оаказ 287 НИИ Типография, пр. Сапунова,нительный и с первым входом второго блока преобразования прямого кода в дополнительный, второй вход первого блока преобразования прямого кода в дополнительный соединен с третьим входом устройства, а выход - с входом блока дополнения кодов отрицательных чисел, выход:которото соединен с первым входом блока сумматоров, второй вход второго блока преобразования прямого кода в дополнительный соединен с четвертым входом устройства, а выход - с вторым входом блока сумматоров, выход которого соединен с выходом устройства.2. Устройство по п, 1 отличающееся тем, что блок преобразования прямого кода в дополнительный содержит элемент памяти,6динамический триггер, элемент И - НЕ и элемент ИЛИ, причем первый вход элемента памяти соединен с первым входом блока и первым входом элемента И - НЕ, второй вход - 5 с вторым входом блока, а выход - с первымвходом элемента ИЛИ, второй вход которого соединен с выходом динамического триггера и вторым входом элемента И - НЕ а выход - с входом динамического триггера, выход эле мента И - НЕ соединен с выходом блока.Источники информации, принятые во внимание при экспертизе:1. Карцев М. А, Арифметические устройства электронных цифровых машин. 1958.15 2. Патент США3610907, кл. 235 - 164,1971.