Резервированное запоминающее устройство

О П И С. А Н И Е оц 982086ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СаветсиикСоциапистичесиикРеснубник(22) Заявлено 18.06.81 Л 21) 3301262/18"24с присоединением заявки Ля(51)М. Кл. 3 Ьеударствеай комитет СССР па делам изобретеннй н открытийДата опубликования описания 17,12 82 В,А. Шастин, В,П. Петровский и В.Г. ПрлукеевИзобретение относится к запоминающим устройствам.Известно резервированное запоминающее устройство, содержащее два блока памяти с одинаковой информацией, регистры и схемы поразрядного сравне"5 ния, элементы И, ИЛЙ, блок управления 1 1.Недостатком этого устройства является низкая надежность.юНаиболее близким техническим решением к изобретению является резерви" рованное запоминающее устройство, содержащее регистр адреса, рабочие и резервный блоки памяти, коммутаторы, сумматор, регистры числа и суммы, схему контроля 2.Однако в случае возникновения отказов в разных разрядах одноименных ячеек блоков памяти происходит выдача го ложной информации, что снижает надежность устройства.Цель изобретения - повышение надежности устройства. 2Поставленная цель достигается .тем, что в резервированное запоминающее устройство, содержащее регистры числа, коммутаторы, регистр адреса, один из выходов которого подключены к адресным входам первого и второго ос". новных и резервного блоков памяти, а другой выход соединен с управляющими входами первого и второго коммутаторов, первый блок контроля и сумматор по модулю два, причем выходы основных блоков памяти подкпючены к входам первого и второго коммутаторов, выходы второго коммутатора соединены с информационными входами первого регистра числа, выходы которого соединены с входами первого блока контроля и одними из входов третьего коммутатора, другие входы которого подключены к выходам второго регистра числа, информационные входы которого соединены с выходами сумматора по модулю два, входи которого подключены соответственно к выходам резервного блока па086 4вход которого подключен к первому выходу первого дешифратора, второму входу второго элемента И и входу генератора одиночных сигналов, выход которого соединен с первым входом второгодешифратора и входом второго элеменпризнака обращения к основным блокампамяти, первый 3 и второй 4 основныеблоки памяти, резервный блок 5 памяти, предназначенный для хранения поразрядной суммы по модулю два информации с одинаковыми адресами из основных блоков 11 амяти, первый 6 и второй 7 коммутаторы, первый регистр 8числа, сумматор 9 по модулю два, первый блок 10 контроля, третий коммутатор 11, второй 12 и третий 13 регистры числа, блок 14 местного управления, второй. блок 15 контроля, первую 16, вторую 17 и третье 18 группыэлементов И и группу элементов ИЛИ 19.На фиг, 1 обозначен выход 20 устройства. На Фиг. 1 и 2 - выходы 21-30и входы 311. блока местного управления.Блок местного управления содержитпервый 32 и второй 33 дешифраторы,первый 34 и второй 35 элементы НЕ,первый 36 и второй 37 элементы задержки, генератор 38 одиночных сигналов,первый 39, второй 40 и третий 41 элементы И, элемент ИЛИ 42 и регистр 43сдвига, пятый вход 44 блока местногоуправления. 3 982 мяти и к выходам первого коммутатора, введены группы элементов И, второй блок контроля, третий регистр числа, блок иесгного управления и группа элементов ИЛИ, входы которых подключены соответственно к выходу третьего коммутатора и к выходам элементов И первой и второй групп, первые входы которых соединены с одним из выходов блока местного управления, другие выходы которого подключены соответствен но к управляющим входам третьего коммутатора, к управляющему входу первого регистра числа, к управляющим входаи основных блоков памяти, к установочныи входам регистров числа и к однии из.входов элементов И третьей группы, другие входы которых соединены с выходами элементов ИЛИ группы, информационные входы третьего регист ра числа подключены к выходаи второго комиутатора, а прямые и инверсные выходы соединены соответственно с вторыми входами элементов И первой группы и с вторыми входами элементов И второй группы и информационными входами основных блоков паияти, третьи входы элементов И первой и второй групп подключены соответственно к выходам первого регистра числа и к вхо- ЗО даи второго блока контроля и выходам второго регистра числа, первый 1 Вто рой и третий входы блока местного управления соединены соответственно с выходаии первого и второго блоков контроля и с другиии выходаии регистра адреса, четвертый и пятый входы блока местного управления и выходы элементов И третьей группы являются соответственно управляющим и тактовым входами и выходами устройства.Кроме того, блок местного управления содержит генератор одиночных сигналов, дешифраторы, регистр сдвига, элеиенты И, элемент ИЛИ, элементы НЕ и элементы задержки, причеи выходы и тактовый вход регистра сдвига подключены соответственно к первым входам первого, второго и третьего элементов И, выходы первого и второго элементов И соединены с входаии элеиента ИЛИ, выход которого подключен к второму входу третьего элеиента И, вы ход которого соединен с входои первого элеиента задержки, выход которого подключен к входу первого элемента НЕ второй вход первого"элемента И соединен с выходом второго элемента НЕ,та.задержки, выход которого подключенк второму входу второго дешифратора,первый и второй входы первого дешифратора, третий вход второго дешифратора,инфориационный и тактовый входы регистра сдвига являются соответственновходами с первого по пятый блока, выходами с первого по десятый которого являются соответственно второй, третийи первый выходы первого дешифратора,выходы второго элемента НЕ, элемента ИЛИ и первого элемента НЕ и выходы с первого по четвертый второго дешифратора. На фиг. 1 изображена функциональ-ная схема предлагаемого устройства; на фиг. 2 - то же, наиболее предпочтительного варианта выполнения блока иестного управления; на фиг, 3 - пример вреиенной диаграммы работы започинающего устройства. Устройство ( фиг, 1содержит регистр 1 адреса с одним из разрядов 2, предназначенным для занесения5На фиг. 3 обозначены сигналы на четвертом входе 31, блока местного управления, тактовые сигналы на вхбде 44, сигналы записи слова в регистры 8, 12 и 13, сигналы .на выходах пер"3 вого 10 и второго 15 блоков контроля соответственно, сигналы запрета на четвертом выходе 24 блока местного управления, сигналы записи инверсного кода на выходах 27 или 29, сигналы 6 считывания инверсного кода на выходах. 28 или 30, сигналы на выходе регистра 13, .сигналы на выходе 25 и сигнал сброса на выходе 26. Второйблок 15 контроля в простейшем случае и является схемой контроля четности. Число элементов И в группах 16-18 рав-но количеству разрядов считываемого слова,Устройство работает следующим об" 20 разом.Адрес ячейки, к которой необходимо обратиться, записывается в регистр 1 в один из разрядов 2 которогозаносится признак обращения к первому 3 или второму 4 блоку памяти.Еали обращение производится к бло- . ку 3, то считанная с него ийформация. через коммутатор 7 записывается на регистры 8 и 13, Одновременно на сумма- Ю тор 9 поступает информация, считанная по тому же адресу с блока 5 и через коммутатор б с блока 4, Сумма по иодулю два информации, считанной с бло ков 4 и 5, записывается на регистр 12 уб на котором появляется таким образом значение слова,.записанное по данному адресу в блоке 3, Информация с регист-ров 8 и 12 подается на блоки 10 и 15 . соответственно, где происхоит провер ка истинности слова принятым в уст" райстве типом контроля (например по модулю два или по модулю три). 982086Если блок 10 не зарегистрирует,ц искажение информации,то с выхода 21 блока 14 поступаетразрешение на ком" мутатор 11 на выдачу информации из регистра 8, которая, пройдя через элементы ИЛИ 19 и элементы И 18, появляется на выходе 20 устройства. Если блок 10 зарегистрирует искаже" ние инФормации, а блок 15 такого ис" кажения не обнаружит, то по сигналу с выхода 22 блока 14 (фиг. 2) через коммутатор 11 (Фиг 1) на выход 20 устройства проходит информация с ре.гистра 12. 6При обнаружении искажения обоимиблоками 10 и 15 блок 14 по выходам 21и 22 (фиг. 2) запрещает выдачу информации через коммутатор 11 (фиг. 1) иодновременно выдает разрешение на за"пись ( и последующее считывание) кодас,инверсных разрядов регистра 13 потому же адресу соответствующего блока памяти, к которому было произведено обращение (в соответствии с однимиз разрядов 2 регистра,3), Например,если обращение производилось к блоку 3, то сигнал на запись в него ин-.версного кода поступает по выходу 27(фиг. 2), а сигнал на считывание - повыходу 28 блока 14 (фиг. 2), Одновре"менно по выходу 24 подается запретв регистр 8 на, прием. инверсного кода.Таким образом, считанный инверсный код поступает на счетные входырегистра 13 и суммируется по модулюдва с прямым кодом этого же числа.В тех разрядах, прямой и инверсныйкод которых совпадает (что говорито неисправности в данной ячейке памяти), при суммировании по модулю два,на прямых выходах регистра 13 появля"ется 0, в остальных ( исправных) раз- рядах 1, Поступающая с прямых выхо,дов регистра 13 информация на элемен"ты И 16 блокирует выдачу информациис неисправных разрядов и разрешаетвыдачу с исправных изрегистра 8. Инверсные выходы регистра 13 разрешаютвыдачу через элементьг И 17 восстановленной на регистре 12 информации втех разрядах, которые запрещены наэлементах И 16, От блоха 14 по выходу 23.(фиг, 2) на элементы И 16 и17 поступает разрешение на прохождение этой информации на элементы ИЛИ 19,где исправные разряды регистра 8 дополняются восстановленными разряда"ми с регистра 12 и через элементы И 18подаются на выход 20 устройства.Для исключения возможности выдачи ложной информации в процессе ее вос" становления и при переходных процессах элементы И 18 стробируются сигналом с выхода 25 (фиг. 2) блока 14. После выдачи слова блок 14 (фиг. 2) по выходу 26 посылает сигнал обнуления на регистры 8, 12 и 13.Таким образом, запоминающее устройство готово к обращению по следующему адресу.Рассматривают работу предлагаемого варианта блока 14.При операции считывания из блоков 2 и 4 памяти на вход 31 подается сигнал управления считыванием, который запускает регистр 143,. который впоследствии формирует сигнал опроса элемен тов И 18 и сброс регистров 8, 12 и 13. После контроля считанных слов блоками,10 и 15 на входы 31 и 31 блока 14 поступают сигналы о наличии ошибок, Эти сигналы попадают на первый и второй входы дешифратора 32 соответственно (фиг, 2), который формирует уровень 1, при отсутствии сигнала ошибки по первому входу - на выходе 21, приналичии сигнала по первому входу и отсутствии по второму - на выходе 22 а при наличии сйгнала ошибки по обоим входам - на выходе 23 и одновременно уровень 0 на выходе 24. Выходы 21 и 22 управляют коммутатором 11, выходы 23 -з элементами И 16,и 17, а на выходе 2 ч (Фиг. 2) выдается запрет приема инверсного кода в регистр 8.появлением 1 на выходе 23 (фиг,2) запускается генератор 38, который вы-дает сигнал на запись ( и через элемент задержки 37 - на считывание,1 инверсного кода из регистра 13 в блоки 3 или .+, Эти сигналы на запись и на считывание,в зависимости от признака ф обращения на входе 31 блока 14 через дешифратор 33 подаются либо в блок 3 по выходам 27 и 28 соответственно, либо в блок е по выходам 29 и 30 соответственно ( фиг. 2).35Для устранения излишних временных затрат при считывании в случае отсу".г- ствия сигнала ошибки одновременно в блоках 1 О и 15 сигнал опроса элементов И 18 формируется с выхода первогоффразряда регистра ч 3 и через элементыИ 39 и ИЛИ 42 поступает на выход 25,а при наличии сигналов ошибки в обо"их блоках 10 и 15 сигнал опроса формируется с выхода второго разряда ре гистра 43 и на выход 25 поступаетчерез элементы И ч 0 и ИЛИ 42. В обоих случаях по концу сигнала опроса элементом И 1 формируется сигнал сброса, который через элементы задержки 3 О и элемент НЕ 34 подается на выход 26. По этому сигналу происходит сброс регистров 8, 12 и 13 запоминающего устройства.Для случая обнаружения ошибки обоИ ими блоками 10 и 15 в первом такте запускается регистр 43, происходит запись и считывание инверсного кода, формирование на входах. элементов И 18 истинного значения слова, Во второмтакте происходит опрос элементов И 18и выдача на выход 20 считываемогопо данному адресу слова, Третий тактвыдачу слова прекращает и через элемент задержки 36 обнуляет регистры 8,12 и 13, подготавливая запоминающееустройство к следующей операции,Гели производится обращение к блоку Ч памяти, то работа устройства происходит аналогично описанному,Таким образом, обеспечивается исправная работа запоминающего устройства при наличии отказов в разных разрядах одноименных ячеек рабочих и резервного блоков памяти при сокращении,по сравнению с прототипом количества оборудования в цепях съема информации с резервного блока памяти иупрощении реализации блока местногоправления оТехни ко-э кономическое преимущество предлагаемого устройства заключается в более высокой по сравнению спрототипом надежности устройства,формула изобретения1, Резервированное запоминающее устройство, содержащее регистры числа, коммутаторь 1 регистр адреса, одни из выходов которого подключены .к ад-. ресным входам первого и второго основных и резервного блоков памяти, а другой выход соединен с управляющими входами первого и второго коммутаторов, первый блок контроля и сумматор по модулю два, причем выходы ос,новных блоков памяти подключены к входам первого и второго коммутаторов, выходы второго коммутатора соединены с ин 9 ормационнымй входами первого регистра числа, выходы которого соеди" наны с входами первого блока контроля и одними из входов третьего коммутатора, другие входы которого подключе" ны к выходам второго регистра числа, информационные входы которого соединены с выходами сумматора по модулю два, входы которого подключены со" ответственно к выходам резервного блока памяти и к выходам первого коммутатора, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены группы элементов И, второй блок контроля, третий регистр числа, блок местного уп" равления и группа элементов ИЛИ,вхо9 . 9820 ды которых подключены соответственно к выходу третьего коммутатора и к выходам элементов И первой и второй групп, первые входы которых соединены с одним из выходов блока местного 3 управления, другие выходы которого подключены соответственно к управляющим входам третьего коммутатора, к ,управляющему входу первого регистра числа, к управляющим входам основных 1 в блоков памяти,.к установочным входам регистров числа и к одним из входов элементов И третьей группы, другие входы которых соединены с выходами элементов ИЛИ группы, информационные 1 входы третьего. регистра числа подключены к выходам второго коммутатора, а прямые и инверсные выходы соединены соответственно с вторыми входами элементов И первой группы и с вторыми 26 входами элементов И второй группы и информационными входами основных блоков памяти, третьи входы элементов И первой и второй групп подключены соответственно к выходам первого регистр ра числа и к входам второго блока контроля и выходам второго регистра числа, первый, второй и третий входы блока местного управления соединены соответственно с выходами первого и. ЗО второго блоков контроля и с другим выходом регистра адреса, четвертый и пятый, входы блока местного;управления и выходы элементов И третьей группы являются соответственно управляю- И щим и тактовыми входами и выходами устройства.2. Устройство по и, 1, о т л и " .ч,а ю щ е е с я тем, что блок местного управления содержит генератор 46 одиночных сигналов, дешифраторы, регистр сдвига, элементы И, элемент ИЛИ,86 : 10элементы НЕ и элементы задержки, при" чем выходы и тактовый вход регистра сдвига подключены соответственно к пер" вым входам первого, второго и третьего элементов И, выходы первого и второго элементов И соединены с входами эле" мента ИЛИ, выход которого подключей к второму входу третьего элемента.И, выход которого соединен с входом первого элемента задержки, выход которо" го подключен к входу первого элемента НЕ, второй вход первого элемен" та И соединен с выходом второго эле-. мента НЕ, вход которого подключен к первому выходу первого дешифратора, второму входу второго элемента И и входу генератора одиночных сигналов, выход которого соединен с первым вхо" дом второго дешифратора и входом второго элемента задержки, выход которого подкпючен к второму входу вто" рого дешифратора, первый и второй вхо" ды первого дешифратора, третий вход второго дешифратора, информационный и тактовый входы регистра сдвига являются соответственно входами с пер" вого по пятый блока, выходами с пер" вого по десятый которого являются соответственно второй, третий и первый выходы первого дешифратора, выходы второго элемента НЕ, элемента ИЛИ и первого элемента НЕ и выходы с пер"вого по четвертый второго дешифратора. Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРУ 780019, кл. О 11 С 29/00, 1979.2. Авторское свидетельство СССРУ 64037, кл. О 11 С 29/00, 1977аб,д П ктная,Рвдактор Е. ЛазаренкоеююЪеюе еюа веаеаае авЪЪаеев веаее Заказ 9721 У 73 ВНИИПИ Госу по делам 113035 Иосквавве еераевваъаАевеавем Филиал ППППа