Микропрограммное устройство управ-ления c контролем

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советскнк Социалистических Республик(23) ПриоритетОпубликовано 30068 1, Ь 6 06 Г 9/2 6 06 Г 11/ осударствениый комит СССР оо. делам изобретений и открытий681.325 088.8) ата опубликования опис П.Барбаш1) Заявитель 54) МИКРОПРОГР АММНОЕ УСТРОЙСТВО УПРАВЛЕН КОНТРОЛЕМ мени егоа также смяти.постав тносится к вычислии может быть исполье устройства управленная цель достигается тем, что в микропрограммное устройст .во управления с контролем, содержаще три элемента И, первый элемент НЕ НБ-триггер, первый счетчик, первый блок контроля, первый регистр адре.- са, первый блок памяти, первый регистр данных, первый дешифратор микроопераций и первый блок формирования адреса, выход которого подключен к информационному входу первого регистра адреса, выход которого подклю чен к первому входу первого блока контроля и входу блока памяти, выход которого соединен с информационным входом первого регистра данных, выход микроопераций которого соединен со вторым входом первого блока контроля и первым входом первого дешифратора микроопераций, адресный выход первого регистра данных соединен с третьим входом первого блока контроля и первым входом первого блока Формирования адреса, четвертый вход первого блока контроля является первым входом устройства, а выход первого блока контротва - бопрограммая наде Изобретение отельной техникезовано в качествления ЭВМ.Известно микропрограммное устрой;ство с самоконтролем, содержащее блокпамяти микропрограмм, регистры адресаи данных, блок формирования мнкроопераций и блок контроля 1,Недостатки этого устройс оль.шой объем блока памяти микрта также низкая функциональн жностьНаиболее близким по техническойсущности к изобретению является мик" 15ропрограммное.устройство управленияс самоконтролем, содержащее три элемента И, элемент НЕ, НБ-триггер,счетчик, блок контроля, регистр ад-:реса, блок памяти, регистр данных, 20блок формирования микроопераций иблок формирования адреса 2,Однако низкая функциональная надежность устройства, большое времяпрофилактического контроля, а также 25низкая экономичность блоКа памяти существенно снижают эффективность устройства.Цель изобретения - повышение на-:дежности устройства, сокращение вре" 30 офилактического контроля,ращение объема блока паля соединен с входом первого элемента НЕ, выход первого элемента И соединен ео счетным входом первого счетчика, первый разрядный выход которого соединен со вторым входом блока Формирования адреса, введены одиннадцать элементов И, восемь элементов ИЛИ, счетный триггер, блок элементов И, второй счетчик, второй блок Формирования адреса, второй регистр адреса, второй блок памяти, второй регистр данных, второй блок контроля, второй дешифратор мркроопе" раций и второй элемент НЕ, две схемы .сравнения.и .два регистра адреса возврата, причем выход первого регистра адреса возврата соединен с первым входом второго элемента И, выход которого соединен с третьим входом первого блока формирования адреса, информационный вход первого регистра адреса возврата соединен с выходом третьего элемента И, первый вход которого соединен с адресным выходом первого регистра данных, второй вход третьего элемента И соединен с выходом первого элемента ИЛИ, первый вход 25 которого соединен с первым выходом первого дешифратора микроопераций, второй вход первого элемента ИЛИ соединен с первым выходом первой схемы сравнения, второй выход которой соединен с первым входом второго элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И, выход которого соединен с информационным входом первого счетчика, второй у разрядный выход которого соединен с первым входом первой схемы сравнения, второй вход которой соединен с выходом первого регистра адреса, выход пятого элемента И соединен с четвертым входом первого блока формирования адреса, выход третьего элемента ИЛИ соединен с первым входом первого элемента И, пятым вхОдом первого блока Формирования адреса и вторым входом первого дешифратора микроопе раций, выход второго блока Формирования адреса соединен с информационным входом второго регистра адреса, выход которого соединен с первым входом второго блока контроля и Щ входом второго блока памяти, выход которого соединен с информационным входом второго регистра данных, выход микроопераций которого соединен со вторым входом второго блока контро-. ля и первым входом второго дешифратора микроопераций, адресный выход второго регистра данных соединен с третьии входом второго блока контроля и первым входом второго блока форми рования адреса, четвертый вход вто- ф рого блока контроля является вторым входом устройства, выход второго блока контроля .соединен со входом второго элемента НЕ, выход шестого элемента И соединен со счетнъм входом второго счетчика, первый разрядныйвыход которого соединен со вторымвходом второго блока формированияадреса, выход второго регистра адреса возврата соединен с первым вкодомседьмого элемента И, выход которогосоединен с третьим входом второгоблока Формирования адреса, информационный вход второго регистра адресавозврата соединен с выходом восьмогоэлемента И, первый вход которого соединен с адресным выходом второго регистра данных, второй вход восьмогоэлемента И соединен с выходом четвер-того элемента ИЛИ, первый вход которо"го соединен с первым выходом второгодешифратора микроопераций, второфвход четвертого элемента ИЛИ соединен с первым выходом второй схемысравнения, второй выход которой соединен с первым входом пятого элементаИЛИ, выход которого соединен с первым входом девятого элемента И, выходкоторого соединен с информационнымвходом второго счетчика, второйразрядный. выход которого соединенс первым входом второй схемы срав-нения, второй вход которой соединенс выходом второго регистра адреса,выход десятого элемента И соединенс четвертым входом второго блокаформирования адреса, выход шестогоэлемента ИЛИ соединен с первым входом шестого элемента И, пятым входом второго блока формирования адреса и вторым входом второго дешифратора микроопераций, первый выход блока элементов соединен с Я-входомВЯ-триггера, второй выход блока элем.нтов И соединен с В-входом ВЯ-триггера, единичный выход которого соединен с первым входом одиннадцатогоэлемента И, выход которого соединенс первым входом седьмого элементаИЛИ, выход которого соединен с первым входом двенадцатого элемента И,выход которого соединен со счетнымвходом счетного триггера, второй .вход двенадцатого элемента И соединен с выходом тринадцатого элементаИ, нулевой выход ВЯ-триггера .соединен с первым входом четырнадцатогоэлемента И, выход которого соединенсо вторым входом, седьмого элементаИЛИ, третий вход которого являетсятретьим входом устройства,первыйвход блока элементов И являетсячетвертым входом устройства, единичный выход счетного триггера соединен с первыми входами третьего и шестого элементов ИЛИ, нулевой выходсчетного триггера соединен с первыми входами пятого и десятого элементоа И, вторыми входами второго иседьмого элементов И и третьими входами .третьего и восьмого элементовИ, выход тринадцатого элемента Исоединен со вторыми входами первогои шестого элементов И, пятый входустройства соединен с третьими входами первого и шестого элементов И,третий выход блока элементов И соединен с шестыми входами первого ивторого блоков формирования адреса,выходы первого и второго элементовНЕ соединены соответственно с первыми вторым входами тринадцатого элемента И, вторые выходы первого ивторого дешифраторов микрооперацийсоединены соответственно с первым ивторым входами восьмого элементаИЛИ,выход которого является выходомустройства, выход логических условийпервого регистра данных соединен совторым входом блока элементов И, совторым входом седьмого элемента И ис третьим входом второй схемы сравнения, выход .логических условийвторого регистра данных соединен с.третьим входом блока элементов И, совторым входом четвертого элемента И 2 Ои с третьим входом первой схемы срав нения, второй вход одиннадцатого элемента И соединен с первым выходомпервого дешифратора микроопераций,второй вход четырнадцатого элементаИ соединен с первым выходом второгодешифратора микроопераций, четвертыйвход седьмого элемента ИЛИ соединен с первым выходом первой схемысравнения, пятый вход седьмого эле- ЗОмента ИЛИ соединен с первым выходомвторой схемы сравнения, третий выход первого дешифратора микрооперацийсоединен со вторым входом пятого элемента ИЛИ, третий выход. второго де"шифратора микроопераций соединен .совторым входом второго элемента ИЛИ,четвертый выход, первого дешифраторамикроопераций соединен с четвертымвходом второй схемы сравнения, чет"вертый выход второго дешифратора микроопераций соединен с четвертЫмвходом первой схемы сравнения,третий вход четвертого элемента И, второй вход третьего элемента ИЛИ ивторой вход десятого элемента И соединены с.нулевым выходом ВЯ-триггера, третий вход девятого элемента И,второй вход шестого элемента ИЛИ ивторой вход пятого элемента И соединены с единичным выходом КЯ-триггера. 50В первом блоке памяти записаныположительные ветви микропрограммы,т,е, те, которые реализуются приположительных исходах проверки логических условий, а. во втором блокепамяти записаны отрицательные ветвимикропрограммы, т.е. те, которыереализуются при отрицательных исходах проверки логических условий,Это позволяет во время работы одного канала осуществлять сканирование 60блока памяти другого канала по тойветви микропрограммы, которая следу"ет за реализуемой ветвью, и за счеТэтого избежать, проверки микрокоманд,не входящих в микропрограмму, обес" 65 печивая тем самым сокращение времени профилактического контроля устройства.На фиг.1 изображена функциональнаясхема устройства; на фиг.2 - формат микрокоманд.устрОйство состоит из третьего элемента ИЛИ 1, пятого, четвертого, первого и второго элементов И 2-5, первого счетчика 6, блока 7 форми"рования адреса, регистра 8 адреса,схе-. мы 9 сравнения и блока, 10 памяти,второго элемента 11 ИЛИ, первого регистра 12 данных с полями микроопераций 13, логических условий 14 и адреса15, первого блока 16 контроля, третьего элемента И 17, первого элемента ИЛИ 18, элемента НЕ 19, дешифратора 20 микрбопераций и регистра 21 адреса возврата, восьмого элемента ИЛИ 22, блока 23 элементов И, НЯ-триггера 24, одиннадцатого элемента И 25, четырнадцатого элемента И 26,счетного триггера 27, шестого элемента ИЛИ 28, десятого, девятого, шестого и седьмого элементов И 29-32,.вторых счетчика 33, блока 34 формирования адреса, регистра 35 адреса, схемы 36 сравнения и блока 37 памяти пятого элемента ИЛИ 38, второго регистра 39 данных с полями 40 микроопераций, лОгических условий 41 иадреса 42, второго блока 43 контроля,восьмого элемента И 44, четвертого элемента ИЛИ 45, вторых элемента НЕ 46, дешифратора 47 микроопераций и регистра 48 адреса возврата, седьмого элемента ИЛИ 49, тринадцатого 50 и двенадцатого 51 элементов И, пятый вход устройства 52, единичный и нулевой .выходы 53 и 54 счетного триггера 27, выходы 55 и 56 первой схемы 9 сравнения, первый вход устройства 57, выходы 58 и 59 второй схемы сравнения, второй вход устройства 60, выходы 61 и 62 первого 16 ивторого 43 блоков контроля, второй выход 63 дешифратора 20 микроопераций, выход 64 устройства, выходы 65- 67 дешифратора 20 и третий выход 68регистра 12, четвертый вход устройства 69, третий выход 70 регистра 39, третий выход 71 блока 23, единичныйи нулевой выходы 72 и 73 ВЯ"триггера24, третий управляющий вход 74 устрой.ства для подачи сигнала окончания режима ожидания, первый-четвертый выходы 75-78 дешифратора 47 микроопераций, выход 79.сигнала разрешения Функционирования,В поле Й (фиг,2) задается адрес следующей микрокоманды, в поле 11- проверяемые лбгические условия, в поле 5 - микрооперации. В первой микрокоманде; начинающей любой линейный участок микропрограммы, в поле 1 задается адрес следующей микрокоманды, в поле 11 - адрес первой микрокоманды того линейного участка,который следует за данным и который записан в противоположном блоке памяти,в поле " Ш микрооперации.Устройство работает в двух режи- мах: режиме работы первого и второго канала. Работа первого канала задается единичным, а второго - нулевым состоянием триггера 24 и заклю" чается в реализации микрокоманд,записанных в блоке памяти соответствующего канала. При возникновении ожидания выполнения микрокоманды ка нал переходит в режим сканирования своего блока памяти.По окончании ожи дания он вновь переходит в рабочий режим. Переход в режим сканирования .может быть произведен и принудитель" но, если. следуюцая микрокоманда, подлежащая реализации, является непроверенной. В этом, случае выполнениерабочей микропрограммы прерывается,вводится принудительное ожидание,во время которого производится сканирование до ближайшей микрокоманды, задающей, режим ожидания, Противоположный канал все это время находится в режиме сканирования своего блока памяти.Последняя микрокоманда реализуемого линейного участка микропрограммы осуцествляет проверку логических условий. Если результат проверки положителен, то в рабочий режим переходит первый канал, осуществляетсяреализация следующего положительноголинейного участка микропрограммы,записанного линейного участка микро"программы, записанного в блоке памятиэтого канала. При отрицательном результате .в рабочий режим переходит второй канал, реализуется отрицательный участок микропрограммы, И в том, и в другом случае противоположный канал переходит к сканированию тог линейного участка микропрограммы, который следует за реализуемым, если этот участок еще не проверен, Адрес начала этого участка задается в поле логических,условий первой Микрокомаиды рЕализуемого участка, Если же этот участок уже проверен,тосканирование блока памяти этого канала продолжается, начиная с последней проверенной микрокоманды,В режиме работы первого (второго) канала в исходном состоянии. счетчики б и 33 и счетный триггер 27 установлены в нуль, а триггер 23 - в единич.ное (нулевое) состояние. Блок 7 (34) формирования адреса формирует адрес первой мккрокоманды, которая считывается из блока 10(37) памяти и запи- . сйвается в регистр 12 (39) данных.Схема 9(36) сравнения постоянно сравнивает число, установленное насчетчике 6(33) с адресом считываемоймккрокоманды, и, в случае, когдапервое окажется равным клк меньшимвторого, т.е, когда считывается непрерывная или последняя провереннаямикрокоманда, формирует на выходе56(59) сигнал начала принудительногоожидания, о которому содержимое поля адреса 1(42) регистра 12(39) данных записывается в регистр 21(48)адреса возврата, а счетный триггер27 при наличии разрешения от блоков16 и 43 контроля, устанавливаетсяв единичное состояние, тем самым пеО реводя первый (второй) канал в режсканирования.Если реализуется начальный линей- .ный участок микропрограммы, то принудительное ожидание вводят сразу жепосле считывания первой мнкрокоман 15 ды, так как счетчик 6(33) установлен:в нуль,С единичного выхода 53 счетноготриггера 27 через элемент ИЛИ 1(28)на .блок 7(34) формирования адреса20 подается сигнал формирования адресане по содержимому поля адреса 15(42),а по состоянию счетчика 6(33), а надешифратор микроопераций 20(47) подается сигнал блокировки выдачи мик 2 роопераций на .выход 64 устройства.Сигналом с нулевого выхода 54 счетного триггера 27 элементы И 5(32) .и17(44) запираются блокируя записьадреса возврата.Контрольные импульсы повышеннойчастоты поступают со входа 52 уст.ройства через открытый элемент И4(31) на счетчик 6(33), который осу.цествляет последовательную выборкумикрокоманд из блока 10(37) памяти.Одновременно блок 16(43) контроляпроводит контроль сканируемой микро"команды и ее адреса. При обнаруженииискажения на выходе 61(62) блока16(43) контроля появляется сигнал,40 который инвертируется элементомНЕ 19(46) и запирает элементы И 50,51 и 4(31); запрещая установку счетного триггера 27 и заполнение счетчика б(33 контрольными импульсами.Сканирование осуцествляетсядо ближайшей микрокоманды, задающейрЕжим ожидания. При считывании еедешифратор мккроопераций 20(47) на.выходе 67(78) . Формирует сигналначала ожидания, который устанавливает счетный. триггер .27 в нулевоесостояние При этом блокируется сканирование микрокоманд счетчиком6(3."), в котором запоминается адресдоследкей иэ проверенных микрокоманд.Сигналом с нулевого выхода 53 счетного триггера 27 отпирается элемент.И 5(32), разрешая запись содержимогорегистра адреса возврата 21(48) вблок 7(34) формирования адресЬ.Этим же сигналом отпирается элементИ 2(29), переключая блок формирова-ния адреса в рабочий режим, в котором продолжается реализация в описанном выше порядке рабочей микропрограммы, начиная с адреса, эаписанного из регистра 21(48) адреса возврата.С выборкой микрокоманды, задающей режим ожидания, на которой произошла остановка сканирования, по сигналу на выходе 67(78) дешифратора микро- операций осуществляется запись адресной части этой микрокоманды в регистр 21(48) адреса возврата, а счетный триггер 27 устанавливается в единичное состояние. Аналогично описанному выше рачинается сканирование первого (второго) канала, начиная с той микро-. команды, которая следует эа послед- ней проверенной в предыдущем режиме.сканирования, адрес этой микрокоман- ды хранился в счетчике 6(33).По окончании ожидания с управляю" щего входа 74 поступает сигнал перехода к реализации рабочей микропрограммы, по которому счетный триггер 27 устанавливается в единичное сос тояние. Далее устройство функционирует аналогично описанному вьаае вплоть до окончания выполнения линейного участка микропрограммы. Последняя микрокоманда этого участка 25 осуществляет проверку логических условий, поступающих со входа 69 уст. ройства.Одновременно с реализацией линей- ного участка микропрограммы, записанного в блоке .1.0(37) памяти, постоянно. осуществляется сканирование блока 37(10) памяти При этом режим сканирования задается сигналом с единич" ного 72 (нулевого 73) выхода триггера 24.35Этот сигнал через элемент ИЛИ 28(1) подается на вход блока 34(7) формирования адреса, задавая формирование адреса не по содержимому поля адреса 42(15) регистра данных 39(12), 40 а по состоянию счетчика 33(6), а также подается на дешифратор микро- операций 47(20), блокируя выдачу микроопераций на выход устройства.Адрес первой микрокоманды, под" 45 лежащей проверке задается следующим образом.После записи первой микрокоманды реализуемого участка в регистр 12(39) данных по сигналу;на выходе бб(77 дешифратора 20(47) микроопераций схема 36(9) сравнения сравнивает число, установленное на счетчике 33(б),. с содержиьвям поля логических условий 14(41) регистра 12(39) данных, В этом поле записан адрес первой .микрокоманды той отрицательной (положительной,.ветви) .микропрограммы, .которая следует за реализуемым лийеййым участкомЕсли этот участок еще не проверен в процессе сканирования .блока 37(10) памяти, то содержимое счетчика 33(б) будет меныае того.числа, которое записано в поле логических условий 14(41) регистра 12(39) данных. В этом случае на выходе65 58(55) схемы 36(9) сравнения формируется сигнал, разрешающий запись адреса первой микрокоманды отрицательного (положительного) участка микропрограммы, следующего за реализуемым, в счетчик 33(6) через элемент И 30(3),Сканирование блока 37(10) памяти осуществляется, начиная с этой микро- команды.При,наличии циклов в микропрограмме может оказаться, что за реализуе - ьым участком следует такой отрицательный участок микропрограммы, у которого адреса микрокоманд имеют номера меньшие, чем то число, которое установлено на счетчике. В этом случае разрешение . на запись адреса первой микрокоманды, подлежащей проверке, с поля 14(41) регистра 12(39) данных в,счетчик 33(б) поступает с выхода 65(76) дешифратора 20(47) микроопераций на вход элемента ИЛИ 38(11). В остальном процесс сканирования блока 37(10) памяти не отличается от.вышеописанного процесса сканирования блока 10(37) памяти. Сканирование продолжается до тех пор, пока триггер 24 установлен в единичное (нулевое) состояние. В случае перехода его в нулевое (единичное) состояние блокируется сканированиемикрокоманд счетчиком 33 (6), в котором запоминается адрес последней из проверенных мнкрокоманд.Если результат проверки логических условий положительный (отрицательный), то триггер 24 устанавливается в единичное (нулевое) состояние и будет осуществляться переход к выполнению следующего положительного .(отрицательного) линейного участка микропрограммы, который записан в блоке 10(37) памяти.Адрес первой микрокоманды этого участка фОрмируется в блоке 7(34) формирования адреса путем модификации адреса, поступившего с поля 15(42) адреса регистра 12(39) данных, логическими условиями с выхода 71 блока 23. Далее .первый (второй) канал работает аналогично описанному выше.Первая микрокоманда реализуемого положительного (отрицательного) линейного участка в .поле логических ус.ловий содержит адрес первой микрокоманды трй отрицательной (положитель", ной) ветви микропрограмм, которая следует за данным линейным участком. Аналогично описанному выше второй (первый) канал переходит к сканирова нию блока 37(10) памяти, начиная с этого адреса.Введение новых элементов и связей выгодно отличает предлагаемое устройство от известного: так как устройство исключает реализацию непроверенных микрокоманд, то оно имеет более высокую функциональную надежность,-сокращается время профилактического контроля и объем блока памяти.Использование предлагаемого изобретения позволит строить более надежпроизводитеьные и экономичные микропрограммные устройства управления,Формула изобретенияМикропрограммное устройство управления с контролем, содержащее три элемента И, первый элемент НЕ, ВЯ-триг" гер, первый счетчик, первый блок контроля, первый регистр адреса, первый 5 блок памяти, .первый регистр данных, первый дешифратор микроопераций и первый блок Формирования адреса, выход которого подключен к информационному входу первого регистра адре О са, выход которого подключен к первому входу первого блока контроля и входу блока памяти, выход которого соединен с информационным входом первого регистра данных, выход микроопе-раций которого соединен со вторым входом первого блока контроля и первым входом первого дешифратора микроопераций, адресный выход перво" го регистра данных соединен с третьим входом первого блока контроля и первым входом первого блока формирования адреса, четвертый вход первого блока контроля является первым входом устройства, а выход первого блока контроля соединен с входом первого элемента НЕ, выход первого элемента И соединен со счетным входом первого счетчика, первый разрядный выход которого соединен совторым входомблока формирования адреса, о т л и - 40 ч а ю щ е е с я тем, что, с целью повышения надежности и уменьшения времени профилактического контроля, в него дополнительно введены один,н-,дцать элементов И, восемь элементов 4 ИЛИ. счетный, триггер, блок элементов И, второй счетчик, второй блок формирования адреса, второй регистр адреса, второй блок памяти, второй регистр данных, второй блок контроля,второй дешифратор мйкроопераций и второй элЕмент НЕ, две схемы сравнения и два регистра адреса возврата, . причем выход первого регистра адреса возврата соединен с первым входом второго элемента И, выход которого соединен с третьим входом первого блока. Формирования адреса, информационный входпервого регистра адреса возврата соединен с выходом третьего элемента И, первый вход которого сое динен с адресным выходом, первого регистра данных, второй вход третьего элемента И соединен с выходом первого элемента ИЛИ, первый вход которого соединен с первым выходом первого дешифратора микроопераций,второй вход первого элемента ИЛИ соединен с первым выходом первой схемы сравнения, второй выход которой соединен с первым входом второго элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И, выход которого соединен с информационным входом первого счетчика, второй разрядный выход которого соединен с первым входом первой схемы сравнения, второй вход которой соединен с выходом первого регистра адреса, выход пятого элемента И соединенс четвертым входом первого блока формирования адреса, выход третьего элемента ИЛИ соединен с первым входом первого элемента И; пятымвходом первого блока формирования адреса и вторым входом первого дешифратора микроопераций, выход второго блока формирования адреса соединен с информационным входом второго регистра адресавыход которого соединен с первым входом второго блока контроля и входом второго блока памяти, выход которого соединен с инФормационным входом второго регистра данных, выход микроопераций которого соединен со вторым входом второгоблока контроля и первым входом второго дешифратора микроопераций, адресный выход второго регистра данных соединенс третьим входом второго блока контроля и первым входом второго блока формирования адреса, четвертый вход второго блока контроля является вторым входом устройства, выход второго блока контроля соединен со входом .второго элемента НЕ, выход шестого элемента И соединен со счетным входом второго счетчика, первыйразрядный выход которого соединен совторым входом второго блока Формирования адреса, выход второго регистраадреса возврата соединен с первымвходом седьмого элемента И, выход которого соединен с третьим входом второго блока Формирования адреса,информационный вход второго регистраадреса возврата соединен с выходомвосьмого элемента И, первый входкоторого соединен с адресным выходомвторого регистра данных, второй входвосьмого элемента И соединен с выходом четвертого элемента ИЛИ, первый вход которого соединен с первым выходом второго дешифратора микроопераций,второй вход четвертого элемента ИЛИсоединен с первым выходом .второй схемы сравнения, второй выход которой соединен с первым входом пятого элемента ИЛИ, выход которого соединен с первым входом девятого элемента И, выход которого соединен с информационным входом второго счетчика, второй разрядный выход которого соеди" нен с первым входом второй схемысравнения, второй вход которой соединен с выходом второго регистра адреса, выход десятого элемента И соединен с четвертым входбм второгоблока формирования адреса, выход шес"того элемента ИЛИ соединен с первымвходом шестого элемента И, пятым входом второго блока формирования ад-реса и вторым входом второго дешифратора микроопераций, первый выходблока элементов И соединен с Я-входом НЯ-триггера, второй выход бло"ка элементов И соединен с й-входомКЯ-триггера, единичный выход которого соединен с первым входом одиннадцатого элемента И, выход которогосоединен с первым входом седьмого элемента ИЛИ, выход которого соединен с 5первым входом двенадцатого. элементаИ, выход которого соединен со счетным.,входом счетного триггера., второй входдвенадцатого элемента И соединен свыходом тринадцатого элемента И, нулевой выход ВЯ-триггера соединен спервым входом четырнадцатого элемента И, выход которого соединен со вто"рым входом седьмого элемента ИЛИ,третий вход которого является третьим входом устройства, первый входблока элементов И является четвертымвходом устройства, единичный выходсчетного триггера соединен с первымивходамитретьего и шестого элементовИЛИ, нулевой выход счетного триггерасоединен с первыми входами пятого идесятого элементов И, вторыми входами второго и седьмого элементовИ и третьими входами третьего ивосьмого элементов И, выход тринадцатого элемента И соединен со вторыми входами первого и шестого элемен"тов И, пятый вход устройства соединен с третьими входами первого и шестого элементов И, третий выход блока элементов И соединен с шестыми.входами первого и второго блоков формирования адреса, выходы первого ивторого элементов НЕ соединены соответственно с первым и вторым входа"ми тринадцатого элемента И, вторыевыходы первого и второго дешифраторов микроопераций соединены соответственно с первым и вторым входами восьмого элемента ИЛИ, выход которого является выходом устройства,выход логических условий первого регистра данных соединен со вторым входом блока элементов И, со вторым входом девятого элемента И и с третьим ВхОдом второй схемы сравнения, выход логических условий второго регистра данных соединен с третьим входом блока элементов И, со вторым входом четвертого элемента И и с третьим входом первой схемы сравнения, второй вход одиннадцатого элемента И соединен с первым выходом первого дешифратора микроопераций, второй вход четырнадцатого элемента И соединен.с первым выходом второго дешифратора миКроопераций, четвертый вход седьмого элемента ИЛИ соединен с первым выходом первой схемы сравнения, пятый вход седьмого элемента ИЛИ соединен с первым выходом второй схемы сравнения, третий выход перво" го дешифратора микроопераций соединен со вторым входом пятого элемента ИЛИ, третий выход второго дешифрато. ра микроопераций соединен со вторым входом второго элемента ИЛИ, четвертый выход первого дешифратора микро- операций соединен с четвертым входом второй. схемы сравнения, четвертый выход второго дешифратора микроопераций соединен с четвертым входом первой схемы сравнения, третий вход четвертого элемента И, второй вход .третьего элемента ИЛИ и второй Вход десятого элемента И соединены с нулевым выходом ВЯ-триггера, третий вход девятого элемента И, второй.вход шестого элемента ИЛЙ и второй вход пятого элемента И соединены с единичным выходом кЯ-триггера.Источники информации,,принятые во внимание при экспертизе1. Авторское свидетельство СССРе 543939, кл. С 06 Р 11/04, 1977,2. Авторское свидетельство СССРпо заявке 9 2676225, кл.С 06 Р 11/04,1978 (прототип).842813 Ф,Составитель Г, Пономареиак Техред Н. Ковалева Корректор И 1 . Гираз 745НИИПИ Государственного комипо делаМ изобретений и от13035, Иосквар Ж"35 у Раяыс Подписноеета СССРритийя наб., д,4/5 акав 51 илиал ППП ффПатент, г.ужгород, ул,Проектн