Устройство для цифровой обработки сигналов

10 15 20 25 30 35 40 45 50 Рассмотрим работу устройства в акиме вычисления двумерного преобразования Фурье, Устройство вычисляет выражение где Х - . матрица входных отсчетов размерности ИМ (Я = 2 п,п=1,2 );И - матрица весовых коэффициен"тов такой же размерности;Р - выходная матрица коэффициентов Фурье размерности ИеИ,Рассмотрим работу устройства при8=4.В этом случае устройство состоИт из И/2=2 процессорных элементов.р исходном состоянии все триггерыустройства обнулены.На вход устройства будут последоУвательно по столбцам поступатьэлементы матрицы входных отсчетов, а на вход регистра 9,2 -Элементы матрицы весовых коэффициентов, Адрес, поступающий на вход ре 1 истра, меняется через каждые четыретакта на единицу с периодом 0=4,Такт 1, На вход устройства постуПает отсчет Х(0,0), который записыва ется в регистр 3,1,Такт 2. На вход устройства постуПает отсчет Х(1,0), который записывается в регистр 3.1, в регистр 3,2записывается отсчет Х(0,0) .Такт 3. На вход устройства посту"Пает отсчет Х(2,0), который записыВается в регистр 3,1, в регистр 3.2записывается отсчет Х(1,0), в триггер8.2 записывается логическая "1", которая разрешает запись отсчетовХ(0,0) и Х(1,0) в регистры 5.2 и 42Соответственно, которые поступают наВходы умножителей 7.2 и 6.2, на дру 1 ие входы этих умножителей поступаетВесовой коэффициент У (Иг 4ф ехр(-2 йп/М, где и =.3,14), который в этом такте записался в регистр 9.2, в триггер 10.2 записывает 1ся логическая "1", которая поступаетна входы синхронизации сумматоров11.2, 12.2, на входы этих сумматоровпоступают значения Х(1,0)Ч О иХ(0,0)УО соответственно, сумматорывыполняют операции А+О и на их выхо -дах появляются эти же значения,Такт 4, На вход устройства поступает отсчет Х(3,0), который записывается в регистр 3,1, в регистре 3,2 записывается отсчет Х(2,0). В триггер 8.1 записывается логическая которая разрешает запись отсчетов Х(2,0) и Х(3,0) в регистры 5,1 и 4.1 соответственно, которые поступают на входы умножителей 7.1 и 6.1. На другие входы этик умножителей поступает весовой коэффициент ИО, который в этом такте записался в регистр 9.1. В триггер 10.1 записывается логическая "1", которая поступает на входы синхронизации сумматоров 11.1 и 12,1. На входы этих сумматоров поступают значения Х(3,0)ВУ О и4 Х(2,0)ФМ, О соответственно, сумматорывыполняют операцию А+О, и на их выходах появляются эти же з нач ения . В триггер 8.2 записывается логический "0", поэтому состояние регистров 4.2 и 5.2 не изменяется, на входы умножителей 7.2 и 6.2 поступает весовой коэффициент И 40,:который в этом такте записался в регистр 9.2. В триггер 10. 2 записывается логическая "1", которая поступает на входы синхронизации сумматоров 11,2, 12,2, на входы этих сумматоров поступают значения Х(1,0)УИ 40 и Х(0,0)4-И О соответственно, сумматоры выполняют операцию А+О, и на их выходах появляются эти же значения. В первые регистры элементов задержки 14.2 и 13.2 записываются значения Х(0,0)-И 40, Х(1,0)+И 4.0 соответственно, полученные на предыдущем такте,Такт 5. На вход устройства поступает отсчет Х(0,1), который записывается в регистр 3.1, в регистр 3.2 записывается отсчет Х(3,0); в триггер 8.1 записывается логический "0",поэтому состояние регистров 5.1 и4.1 не изменяется. На входы умножителей 7.1 и 6,1 поступает весовой коэффициент И,О, который в этом такте записался в регистр 9.1, в триггер 10.1 записывается логическаякоторая поступает на входы синхронизации сумматоров 11.1, 12.1, на входы этих сумматоров поступают значения Х(3,0)МИ 40 и Х(2,0)+ИО соответственноСумматоры выполняют операцию А+О, и на их выходах появляются же значения. В первые регистры ,элементов задержки 14,1 и 13.1 записываются значения Х(2,0)+М+О и Х(3,0)М УО соответственно, полученные на предыдущем такте В триггер40 8,2 записывается логический "0", поэтому состояние регистров 4,2 и 5,2не изменяется; на входы умножителей7,2 и 6.2 поступает весовой коэффициент УО, которыи в этом такте записался в регистр 9 .2, В триггер10.2 записывается логическая "1",которая поступает на входы синхронизации сумматоров 11.2, 12,2, на вхо Оды этих сумматоров поступают значения Х(1,0)3 ЮО и Х(0,0)у-Ч 0 соответственно," сумматоры выполняют опера"цию А+О и на их выходах появляютсяэти же значения,В первые регистрыэлементов задержки 14.2 и 13 .2 записываются значения Х(0,0)И 70,Х(1,0)+И+О соответственно, полученные на предыдущем такте, во вторыерегистры этих элементов задержки записываются такие же значения,С целью упрощения в дальнейшемработа устройства подробно не описывается.Такт 7. Во всех регистрах элементов задержки 14 .2 будут записаны значения Х(0,0)М"У О, а в регистрах элементов 13.2 - значения Х(1,0)М-И 4,0.В триггер 8 .2 записывается логическая"1", которая разрешает запись отсчетов Х(0,1) и Х(1,1) в регистры 5.2и 4.2 соответственно; в регистр 9.2записывается первый элемент второйстроки матрицы весовых коэффициентовИ 40, в триггер 10,2 записывается логический "0". Сумматоры 11.2 и 12.2выполняют операции А+В, на их выходах будут получены значения Х(1,0)Фж-И О+ Х(1,1)Ю О и Х(0,0)к 4,0 ++ Х(0,1)М 740 соответственно.Такт 8. Во всех регистрах элементов задержки 14. 1 будут записанызначения Х(2,0)М-И О, а в регистрахэлементов 3 .1 - значения Х(3,0)Ю 40.В триггер 8.1 записывается логическая "1", которая разрешает записьотсчетов Х(2,1) и Х(3.1) в регистры5.1 и 4.1 соответственно, в регистр91 записывается первый элемент второй строки матрицы весовых коэффициентов ИО, в триггер 10.1 записывается логический "0"Сумматоры 11.1и 12.1 выполняют операцию А+В, на ихвыходах будут получены значенияХ(3,0)ФИО + Х(31)Ю 40 и Х(2,0)ИО++ Х(2,1)+И 40 соответственно, В первый регистр элементов задержки 4.2будет записано значение Х (0,0) 040 ++ Х(0,1)+У 40, а в первый регистр элемента 13, 2 - значение Х(1,0)+ИО ++ Х(1,1)М 4,0, В триггер 8.2 записывается логический "0", в регистр 9.2записывается второй элемент второй1строки матрицы весовых коэффициентовМ 4,1, в триггер 10.2 записывается логический "0". Сумматоры 11.2 и 12.2выполняют операцию А+В, на их выходах будут получены значения Х(1,0)Ю+ Х(0, 1)Мсоответственно,Такт 15. На выходе сумматора 12.2будет получено значение У(0,0)Х(0,0)ю.7 О + Х(0, 1)-7 О +Х(0,2)17 О++Х(0,3)ЭН 740, а на выходе сумматора11. 2 - значение 1(1,0) =Х(1, 0) М У 40 +Х(1,1)МИО+Х(1,2)КИ 40 + Х(1,3)+М 40,Эти значения поступят на входы умножителей 20.2 и 21.2 соответственночерез входы коммутаторов 17.2 и 16.2,так как в триггер 15.2 будет записаналогическая "1", которая будет присутствовать там еще три следующихтакта, Эти значения в следующем такте будут записаны в первые регистрыэлемента задержки 19 .2 и 18. 2, навходы умножителей 21,2 и 20,2 поступят весовые коэффициенты Ю О с выходов узлов 26 .2 и 25.2, которые будут держаться еще три следующихтакта, на выходе сумматора 232 будет получено значение Т(0,0)+И 4,0 ++ 7(1,0)М-И О, которое в следующемтакте будет записано в регистр 22,2.Такт 16. На выходе сумматора 12.1будет получено значение Ъ(2,0)= Х(2,0)Ю;О + Х(2,1)Ю.О + Х(2,2)МЮ 40 + Х(2,3-740, а на выходе сумматора 11.1 значение У(3,0) =Х(3,0)ФМ 74,0 + Х(3,1)М-И 40 + Х(32)+М 40 ++ Х(3,3)И О. Эти значения поступятна входы умножителей 20.1 и 21.1 соответственно через входы коммутато.ров 17.1 и 16.1, так как в триггер15.1 будет записана логическая "1".На.другие входы умножителей 21.1 и20.1 поступят весовые коэффициентыУО.е выходов узлов 26.1 и 25.1, которые будут держаться еще три следую-;щих такта, на выходе сумматора 23,1будет получен первый коэффициент преобразования фурье Г(О,О)-т(0,0)Ю О + т(1,0)Ю 40 + + У (2, 0) М.Я 4.0 + Т (3, О) М Ъ 740который в следующем такте будет записан в регистр 22.1, выход которого+). (2, 3)У 2+У (3, 3) -Ъ 7 1 323 24 является информационным выходом устройства.Начиная с 18-го такта на выходе устройства будут последовательно получены коэффициенты:такт 18Р(0,1)=К(0,1)Ю О + И 1,1)Ю О ++ 7(2,3)я+О + Ъ".(3,3)Ю ОСмена весовых коэффициентов на выходах узлов постоянной памяти процессорных модулей будет происходить через каждые четыре такта, причем в процессорном модуле 1.1 с задержкой на один такт относительно процессорного модуля .,2 за счет наличия регистра 21.1.Начиная с 21-го такта на выходе устройства будут последовательно получены коэффициенты:+Х(1) 2)Ы,(2+)+Х(1) 3)М (31)В дальнейшем работа устройства продолжается по описанному алгоритму,Рассмотрим работу устройства в режиме вычисления одномерного ДПФ.Устройство вычисляет выражение(2) где Х - исходный вектор входных отсчетов размерности И;И - матрица весовых коэффициентов размерности Ь+И,Рассмотрим работу устройства при 0=4.1 15 В этом случае устройство состоитиз Б/2=2 процессорных модулей. В 20 этом режиме на информационные входытриггеров 10.2, 15.2 постоянно пос-тупает логическая "1", на информационный вход регистра 9,2 - двоичноечисло "1". Предполагается, что в исходном состоянии триггеры 10.115.1и регистры 9.1 находятся в единичномсостоянии. В этом случае на входыумножителей 6.1, 7.1 постоянно поступает единица, сумматоры 11.1, 12.1 30 выполняют операцию А+О, коммутаторы16.1, 17.1 принимают информацию свхода, адрес, поступающий на входрегистра 27.2, изменяется в каждомтакте на единицу с периодом И=4, Всоответствии с описанным, состояниевходов умножителей 20.1, 21.1 соответствует состоянию выходов регистров 4.1 и 5.1 соответственно, поэтому в дальнейшем состояние элементов 40 б.з.) 7. х) 9. 1) 10) 11.2.) 12.д)13 . 1) 14 . 1) 15. х) 16 . д) 17 . ) 18 . д)19.не рассматривается.Такт 1. На информационный входустройства поступает отсчет Х(О), 45 который записывается в регистр 3,1.Такт 2. На информационный входустройства поступает отсчет Х(1),который записывается в регистр 3.1;в регистр 3.2 записывается отсчетХ(0).Такт 3. На информационный входустройства поступает отсчет Х(2),который записывается в регистр 3.1;в регистр 3.2 записывается отсчет 55Х(1) .Так как на выходе триггера 8,2появилась логическая "1", в регистры5.2 и 4,2 записываются отсчеты Х(0)и Х(1), которые поступают на входыумножителей 21.1 и 20.2 соответственно, на другие входы этих умножителей поступают с выходов узлов 26.2 и 25,2 весовые коэффициенты ИО, на выходе сумматора 23.2 будет получено значе 5 ние Х(0)4 Ы 40+Х(1)Я+О, которое в следующем такте будет записано в регистр 22.2.Такт 4. На информационный вход уст ройства поступает отсчет Х(3), который записывается в регистр 3.1; в регистр 3.2 записывается отсчет Х(2). Так как на выходе триггера 8. 1 появилась логическая "1", в регистры 5.1 и 4,1 записываются отсчеты Х(2) и Х(3), которые поступают на входы умножителей 21.1 и 20.1 соответственно, на другие входы этих умножителей поступают с выходов узлов 26.1 и 25.1 весовые коэффициенты 040, на выходе сумматора 24.1 будет получено значение Х(2)%ЧО+Х(3)ЩО, на выходе сумматора 23.1 будет получено значение Р (О) =Х(0) МЧО+Х(1)+У О+Х2) Ю-УО+ 25 + Х(3)-И 0, которое в следующем такте будет записано в регистр 22.1. Так как на выходе триггера 8.2 появился логический "0"в регистрах 5.2 и 4.2 сохраняются отсчеты Х(0) 30 и Х(1), которые поступают, на входы умножителей 212 и 20,2 соответственно. На другие входы этих умножителей поступают с выходов узлов 26.2 и 25.2 весовые коэффициенты ИО и И 4 1, на выходе сумматора 23.2 будет получено значение Х(О) 767+О+Х(1)+01, которое в следующем такте будет записано в регистр 22.2.Такт 5. Так как на выходе триггера 8.1 появился логический "0", в регистрах 5,1 и 4.1 сохраняются отсчеты Х(2) и Х(3), которые поступают на входы умножителей 21.1 и 20,1 соответственно. На другие входы этих 45 умножителей поступают с выходов узлов 26.1 и 25,1 весовые коэффициенты И 42 и УЗ; на выходе сумматора 24.1 будет получено значение Х(2)И 42 + + Х(3) ИЗ, на выходе сумматора 23,1 будет получено значение Р(1)+Х(О)Ю О+ +Х(1) И+1+Х(2)+Я 2+Х(3)ЮЗ, которое в следующем такте будет записано в регистр 22,1. Так как на выходе триггера 82 логический "0", в регистрах 5.2 и 4.2 сохраняются отсчеты Х(0)55 и Х(1), которые поступают на входы умножителей 21.2 и 20.2 соответственно; на другие входы этих умножителей поступают с выходов узлов 26.2 и 5.2весовые коэффициенты И 40 и И,72, Навыходе сумматора 23.2 будет полученозначение Х(0)7 И 0 + Х(1)И 2, котороев следующем такте будет записано врегистр 22,2,Такт 6. Так как на выходе триггера 8.1 логический "0", в регистрах5.1 и 4.1 сохраняются отсчеты Х(2)и Х(3), которые поступают на входыумножителей 21. 1 и 20,1 соответственно, на другие входы этих умножителейпоступают с выходов узлов 26.1 н25.1 весовые коэффициенты М 4 0 и И 2.На выходе сумматора 24.1 будет получено значение Х(2)М-УО+Х(3)+1742; навыходе сумматора 23,1 будет полученозначение Р(2) =Х(0) Ъ 7 О+Х(1 МЪ 72 ++ Х(2)МУО + Х(3)+442, которое вследующем такте будет записано в регистр 2:.1. Так как на выходе триггера 8.2 логический "О", в регистрах5.2 и 4.2 сохраняются отсчеты Х(0)и Х(1), которые поступают на входыумножителей 21.2 и 20.2 соответственно; на другие входы этих умножителейпоступают с выходов узлов 26.2 и 25.2весовые коэффициенты У 40 и И 43, Навыходе сумматора 23.2 будет полученозначение Х(0)-УО +. Х(1)-ИЗ, котороев следующем такте будет записано врегистр 22 2Такт 7, Так как на выхоце триггера 8.1 логический "0", в регистрах5.1 и 4.1 сохраняются отсчеты Х(2)и Х(3), которые поступают на входыумножителей 21,1 и 20.1 соответствен"но; на другие входы этих умножителейпоступают с выходов узлов 27,1 и25.1 весовые коэффициенты Ц 2 и И 1,На выходе сумматора 24,1 будет папучено значение Х(2)+У 2 + Х(3)И 41;на выходе сумматора 23.1 будет получено значение Р(3)=Х(0)+И О+Х(1)Ю 3++Х(2)+М 42 + Х(3)а-И 1, которое в следующем такте будет записано в регистр 22.1 и т.д.При цифровой фильтрации при Х = 4устройство вычисляет выходные отсчеты фильтра в ссответствии с выражениемА(К) =Х(К-О) ФН(0) + Х(К)-Н (1) ++Х(К)Н(2) + Х(К)+Н(3), (3)где Н(1) - коэффициенты импульснойхар акт ерис ти ки;Х(1) - отсчеты входного сигнала.При работе устройства в режиме фильтрации на вход триггера 8.И/2 постоянно поступает высокий уровень, который устанавливает все триггеры 8 в единичное состояние, что обеспе 5 чивает прием исходных операндов в каждом такте в регистры 4 р 5. На вход регистра 27.И/2 постоянно поступает адрес, по которому в узлы 25р р 10 26 записаны соответствующие коэффициенты импульсной характеристики фильтра. К началу процедуры цифровой фильтрации этот адрес записывается во все регистры 27, Состояние осталь 15 ных модулей устройства такое же, как в режиме вычисления одномерного ДПФ, Первый выходной отсчет Фильтра получаем через Ы/2 тактов, в каждом сле,дующем такте на выходе Фильтра появЛяется новый отсчет.Формула изобретенияУстройство для цифровой обработки 25 игналовр содержащее И/2 процессорных модулей (М : размер обрабатываеМых последовательностей), блок управления и генератор тактовых импульсонр выход которого подключен к тактовомуЗО Фходу блока управления, первый тактовый выход которого подключен к первому тактовому входу И/2-го процесрорного моцрпн, пнрнннй инрормнционцыц выход 1-го ( = 1, Б/2-1) процессорного модуля подключен к перво му информационному входу (х+1) -го Процессорного модуля, второй информаЦионный и первый тактовый выходы которого подключены соответственно к второму информационному и первому тактовому входам .-го процессорного модуля, второй информационный выход первого процессорного модуля является информационным выходом устройства45 информационным входом и входом задания режима которого являются соответственно первый информационный вход первого процессорного модуля и вход задания рвкнма блока управления, причем каждый процессорный модуль содер" 5 О жнт два сумматора, два умножителя три регистра, первый триггер и второй регистр, выход которого подключен к информационному входу первого регистра и является первьм информацнонньм выходом процессорного модуля, первым информационным входом которого являются соединенные между собой информационные входы входногорегистра и второго регистра, выходкоторого подключен к первому входупервого умножителя, выход которогоподключен к первому инФормационномувходу первого сумматора, выход первого регистра подключен к первомувходу второго умножителя, выход второго сумматора подключен к информационному входу третьего регистра, выход которого является вторым информационньм выходом процессорного модуля, вторым информационным и первымтактовым входами которого являютсясоответственно первый вход второгосумматора и тактовый вход первоготриггера, выход которого подключенк тактовым входам первого и второгорегистров и является первым тактовымвыходом процессорного модуля, о тл и ч а ю щ е е с я тем, что, сцелью расширения Функциональных возможностей за счет вычисления двумер -ного дискретного преобразования Фурье,второй и третий тактовые выходы, адресный выход и выход задания коэффициента блока управления подключенысоответственно к второму и третьемутактовым входам, адресному входу ивходу коэффициента И/2-го процессорного модуля, второй и третий тактовые входы, адресный вход и вход коэффициента 1-го процессорного модуляподключены соответственно к второмуи третьему тактовым выходам, адресному выходу и выходу коэффициента(х+1)-го процессорного модуля, причем в каждый процессорный модульвведены регистр адреса, третий и четвертый сумматоры, регистр коэффициента, второй и третий триггеры, третийи четвертый умножители, два коммутатора, четыре элемента задержки и дваузла постоянной памяти коэффициентов,выходы которых подключены к первымвходам соответственно третьего ичетвертого умножителей, выходы которых подключены соответственно к первому и второму входам третьего сумматора, выход которого подключен квторому входу второго сумматора, вы"ход первого сумматора подключен квходу первого элемента задержки ипервому информационному входу перного коммутатора, выход которого подключен к второму входу третьего умножителя и входу второго элемента задержки, выход которого подключен к14 1652981 Ф 02 7 второму информационному входу первого коммутатора, выход второго умножителя подключен к первому информационному входу четвертого сумматора, выход которого подключен к входу третьего элемента задержки и первому информационному входу второго коммутатора, выход которого подключен квторому входу четвертого умножителяи входу четвертого элемента задержки, выход которого подключен к второму информационному входу второгокоммутатора, выходы первого и третьего элементов задержки подключены квторым информационным входам соответ"ственно первого и четвертого сумматоров, информационный вход регистра адреса соединен с адресными входамипервого и второго узлов постояннойпамяти и является адресным входомпроцессорного модуля, вторым тактовым входом которого является таковый вход второго триггера, выход которого подключен к входам синхронизации первого и четвертого сумматорови является вторым тактовым выходомпроцессорного модуля, третьим тактовым входом которого является тактовыйвход третьего триггера, выход которогоподключен к управпяюпрм входам первого и второго коммутаторов и является третьим тактовым выходом процессорного модуля, входом коэффициентакоторого является информационный входрегистра коэффициента, выход которого подключен к вторым входам первогои второго умножителей и является выходом коэффициента процессорногомодуля, адресным выходом которогоявляется выход регистра адреса.1652981 Составитель А. Барановедактор Т. Орловская Техред Л.Олийнык Корректор Н, Ревск изводственно-издательский комбинат "Патент", г. Ужгород агарица, 01 Заказ 2189ВНИИПИ Государ Тираж 4 8 Подписноеепного комитета по изобретениям и открытиям при ГКНТ СССР 3035, Москва, И, Раушская наб., д. 4/5