Устройство для тестового контроля цифровых блоков

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИ РЕСП 6 Г 11/2 СР РЫТИЙ(56) Авторское свидетельство СССРВ 516039, кл. С 06 Р 11/26, 1974,Авторское свидетельство СССРВ 1075265, кл. С 06 Р 11/26, 1980.(54) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ,(57) Изобретение относится к вычислительной технике и может. быть использовано при диагностике цифровыхблоков. Цель изобретения - расшире"ние класса решаемых задач за счет и цувго ГОСУДАРСТВЕННЫЙ НОМИТЕ ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И обеспечения процесса формированиятестов, параллельных процессу контроля. Устройство содержит буферныйрегистр, счетчик логических номероврегистр набора, блок памяти, буферный блок памяти, счетчик длины вектора тестового набОра, выходной коммутатор, блок микропрограммного управления, блок обмена с контролируемым цифровым блоком. В устройствраспределение входов/выходов объекта контроля осуществляется не программно, а за счет введения блоковпамяти. Когда содержимое счетчикалогических номеров увеличиваетсяна единицу, содержимое счетчика длны векторов уменьшается на единичто обеспечивает коммутацию новологического номера и выдачи новоготеста. 1 з.п.ф-лы, 6 ил.Изобретение относится к автомати ке и вычислительной технике и может быть использовано для диагностики цифровых блоков.Цель изобретения - расширения класса решаемых задач за счет обеспечения процесса Формирования тестов параллельно процессу контроля.На фиг, представлена Функциональная блох-схема устройства; на Фиг.2 - блок микропрограммного управления; на Фиг.З - блок обмена с цифровым контролируемым блоком; на Фиг, 4 - коммутатор входов/выхо" дов и разрядный блок сравнения; на фиг,5 " буферный блок памяти; на фиг.б " модификатор адреса.Устройство фиг.1 содержит шину 1 задания начальных условий устрой" ства, шину 2 задания кода логического номера входа/выхода контролируемого цифрового блока, шину 3 за" дания кода Физического адреса входа. выхода контролируемого цифрового блока шину задания длины вектора тестовой .последовательности устройства, группу 5 выходов результата контроля, буферный регистр 6, счетчик 7 логических номеров, регистр 8 набора, блок 9 памяти, буферный блок 1 О памяти, счетчик 11 длины вектора тестового набора, выходной коммутатор 12, блок 13 микропрограммного управления, блок 14 обмена с контролируемым цифровым блоком 14.Блок 13 микропрограммного управления (фиг,2) содержит модификацию адреса, состоящий иэ коммутатора 15, программного регистра 16, блока 17 памяти микрокоманд, мультиплексора 18, шифратора 19, дешифратора 20, адресного мультиплексора 21, блока 22 синхронизации, триггеров 23 и 24, элемента ИЛИ 25, а также блок 13 содержит блок памяти, образованный блоком памяти каналом 26, блоком памяти тестовых наборов 2, блоком 28 памяти кодов управления коммутатором входов Блок 14 обмена с контролируемым цифровым блоком (Фиг,З) содержит узел памяти, образованный регистром 29 каналов, регистром 30 тестовых наборов, регистром 3 кодов управления коммутатором входов/выходов, коммутатор 32 входов/выходов, элемент 33 задержки, разрядный блок 34 срав 5 1 О 15 20 25 30 35 40 45 50 55 нения, элемент ИЛИ 35, коммутатор36 результата.Коммутатор входов/выходов (фиг,4)содержит вентили 37, регистр 38 построенный на 3 -триггерах,Разрядный блок сравнения (Фиг.4)построен на элементах И-НЕ 39, элементах 40 равнозначности, элементахИ-НЕ 41, регистрах 42,Буферный блок памяти (фиг.5) содержит блок 43 памяти и дешифратор44 управления.Мультиплексор адреса (Фиг6) содержит регистр 45 начального адресатестового набора, коммутатор 46, адресный регистр 47, шифратор 48, регистр 39 конечного адреса тестового фнабора; схему 50 сравненияУстройство работает следующим об"разом,Цифровой контролируемый блок подключается к входам/выходам коммутатора входов/выходов блока обмена сконтролируемым цифровым блоком(объект контроля не показан).В тесте содержится таблица соответствия логических номеров контролируемого цифрового блока его Физическим контактам выходных разъемов.В блок памяти 9 шины 3 задания кодаФизического адреса входа/выхода уст"ройства записываются физические номера контактов контролируемого цифрового блока, соответствующие логичес"ким номерам,Запись информации в блок 9 памятиосуществляется следующим образом.Код логического номера контактацифрового контролируемого блока через шину 2 заносится в счетчиклогических номеров,По данному адресу в блок 9 памятизаносится код Физического адреса контакта контролируемого блока с шины3. С шины 1 задания начальных условий в блок 13 микропрограммного управления заносятся микропрограммыработы. Адрес микрокоманд заноситсяв буферный регистр 6, коды микроко"манд - в память микрокоманд 17, начальный адрес теста - в регистр 45начального адреса тестового набора,а конечный адрес заносится в регистр49 конечного адреса тестового набора,коды частоты функционального контроляи временного положения стробаконтроля, обеспечивающего прием инФормации с контролируемого цифровогоблока, заносятся в блок 22 синхронизации,В тестовом наборе, необходимомдля каждого такта контроля, содержатся входные воздействия и эталлонные реакции, коды маскирования каналов цифрового блока и коды упранления коммутатором входов/выходов.В начале тестовый набор заноситсяв буферный блок памяти 10 следующимобразом.В буферный регистр 6 заноситсякод выбранного запоминающего устройства, В счетчик 7 логических номеровзаносится начальный логический номер 5контакта цифрового контролируемогоблока. В счетчик 11 длины векторовзаносится код длины группы шин, ко- .торым соответствует данная тестоваяпоследовательность. Тестовый набор 20заносится к регистр 8 набора, Кодинформации блока 9 памяти при помощи дешифратора 44 управления выбирает информационный разряд буферногоблока 1 О памяти, н который записывается код информации старшего разрядарегистра 8 набора, Запись осуществляется по микрокоманде, формируемодешифратором 20. По микрокомандеблока информации-адреса увеличинается на единицу значение счетчика 7логических номеров и уменьшается наединицу состояние счетчика 11 длинывекторов тестового набора, а такжеосуществляется сдвиг влево информа"ции н регистре 8 набора. Процесс за",писи информации выполняется по новомуинформационному разряду буферногоблока 10 памяти, Приведенные операции повторяются до тех пор,пока содержимое счетчика 11 длины векторовне станет равно нулю,При этом на микрокоманде блока 13микропрограммного управления включается триггер 23 и через элемент 45ИЛИ 35 осуществляется блокировка тактовых сигналов, поступающих с выходаблока 22 синхронизации.После изменения содержимого буферного регистра 6 н регистр 8 наборазаносится информация нового значения,теста, и процесс записи повторяется.Таким образом, в буферный блок памяти О заносятся данные, необходимые для одного такта контроля.55Запись информации буферного блока 1 О памяти в блоки 26, 27 и 28 памяти осуществляются следующим образом,Код выборки устройств заносится в буферный регистр 6, информация с выходов буферного блока 10 памяти по.дается на информационные входы блоков 26, 27 и 28 памяти. В регистр 45 начального адреса тестового набора заносится код.начального адреса теста. В программный регистр 16 заносится адрес подпрограммы записи информа" ции в блоки 26, 27 и 28 памяти. По микрокоманде, поступающей с ныхода дешифратора 20, осуществляется запись информации из буферного блока 10 памяти в выбранный блок памяти. Операции повторяются для всех типов устройств, при этом в буферный регистр 6 предварительно заносятся коды выборки соответствующих блоков устройства.После перезаписи информации из блока 10 памяти в блоки 26 27, 28 памяти н буферный блок 1 О памяти заносится только изменения в тестовойпоследовательности последующего такта. После заполнения информацией блоков 26, 27 и 28 в регистр 49 конеч"ного адреса тестоной последовательности заносится код конечного адреса,В программный регистр 16 заноситсяначальный адрес программы ныдачи тестов.Затем запускается блок 22 синхронизации, который обеспечивает выдачу тактовых импульсон, поступающихна входы регистров блока 13 микропрограммного управления. Кроме того,блок 22 синхронизации вьщает стробирующий сигнал, обеспечивающий приеминформации с выходов контролируемогоцифрового узла в регистр 38, построенный на триггерах,По микрокоманде блока. 13 микроппрограммного управления код начального адреса из регистра 45 начальногоадреса тестового набора заносится вадресный регистр 47 адреса тестовыхвоздействий. Выбранная по данномуадресу информация из блоков 26, 27 и28 заносится в соответствующие регистры 29, 30 и 31 блока памяти,Информация с выхода регистра 31управления коммутаторов входов/выходов обеспечивает управление коммутатором входов/выходов 32 с выходарегистра 30 тестовых наборов, кодывоздействий.и эталонных реакций поступают соОтветственно на входы группы вентилей 37 с тремя состояниямии входы элементов 40 равнозначности084бВ буферный регистр 6 заносится кодвыбираемого регистра, который перек"лючает необходимое направление коммутатора 36 результата. Код с,выходаблока 9 памяти выбирает необходимый информационный разряд при помощивыходного коммутатора 12. По микрокоманде блока 13 микропрограммногоуправления в регистр 8 набора эано"сится информация с выхода выходногокоммутатора 12, Затем содержимоесчетчика 7 логических номеров увеличивается на единицу, а счетчик длинывекторов 11 уменьшается на единицу,что обеспечивает коммутацию информации нового логического номера,Процесс заполнения регистра 8 наборапродолжается до тех пор, пока содержимое счетчика 11, длины векторов нестанет равным нулю, Информация с выходов регистра 8 набора выводитсяна индикацию, что позволяет локализовать неисправности объекта контроляДля выдачй данных блока 14 обмена 5 О с контролируемым блоком на индикацию необходимо в счетчик 7 логических номеров занести начальный логический номер контакта объекта контроля, а в счетчик 1 длины векторов - код дли"ны вектора. В программный регистр 16 заносится начальный адрес микропрограммы выдачи результатов контроля. Формула из обре те нйя1, Устройство для тестовоо конт" роля цифровых блоков, содержащее регистр набора, счетчик длины вектора тестового набора, выходной коммутатор, буферный регистр, блок памяти и блок обмена с контролируемым цифровым блоком, о т д и Ч а ю щ е е с я тем, что, с целью расширения класса решае" мых задач за счет обеспечения процес" са формирования тестов параллельно процессу контроля, оно содержит счетчик логических номеров, буферный блок памяти, блок микропрограммного управления и блок обмена с контролируе" ьпя цифровым блоком, содержащий узел памяти, регистр входов/выходов, коммутатор входов/выходов, разрядный блок сравнения, элемент задержки, эле мент ИЛИ и коммутатор результата, причем информационные входы буферного регистра и группа .входов кода ло" гических условий блока микропрограммного управления подключены к шине зацания начальных условий устройства, информационные входы счетчика логических номеров подключены к шине задания кода логического номера входа/ Выхода контролируемого цифрового блока устройства,. информационные входы блока памяти подключены к шине задания кода физического адреса входа/ выхода контролируемого цифрового блока устройства, информационныевходы счетчика длины вектора тесто.вого набора подключены к шине зада-ния длины вектора тестовой последовательности устройства, группа ннформационных входов регистра набора 5подключена к шине задания кода тесто.вого набора устройства, группа выхо".дов признаком микрокоманд буферногорегистра соединена с группой информационных входов буферного блока памяти, группа выходов признаков адреса буферного регистра соединена сгруппой входов кода логической операции блока микропрограммного управления, группа входов начальной загрузки которого соединена с группойвыходов буферного блока памяти, адресные входы которого соединены сгруппой выходов блока памяти и группой адресных. входов выходного ком"мутатора, выход которого соединен синформационным входом регистра набора, и-й выход кеторого (где и-длина тестового набора) соединен с вхо"дом считывания буферного блока памяти, разрядные выходы счетчика логических номеров соединены с адресными входами блока памяти, выход нулевого разряда счетчика длины вектора тестового набора и выход элемен" 30та ИЛИ соединены с входами управления переходом блока микропрограммно"го управления, выход признака синхронизации блока микропрограммногоуправления соединен со стробирующим входом коммутатора входов/выходов и через элемент задержки с входом синхронизации разрядного блокасравнения, группа выходов "равно"всех разрядов сравнения которого 40соединена с группой входов элементаИЛИ и с первой группой информационных входов коммутатора результата,выходы которого соединены с информационными входами выходного коммутатора, выходы признаков микрокомандблока микропрограммного управлениясоединены с информационными входамиузла памяти блока обмена с контро"лируеиым цифровым блоком, группа выходов признаков номеров входов/выходов которого соединена с группойвходов разрешения соответствующихразрядов разрядного блока сравнения и с группой управляющих у.входов коммутатора результата,первая группа информационных входовразрядного блока сравнения соединена с группой выходов признака эталонной реакции узла памяти блока об 1мена с контролируемым цифровым блоком, вторая группа информационныхвходов разрядного блока сравнениясоединена с группой выходов.коммута-.тора входов/выходов и второй группой информационных входов коммутатора результата, третья группа информационных входов которого соединенас группой выходов признаков тестового набора узла памяти блока обменас контролируемым цифровым блоком ис группой информационных входов ком"мутатора входов/выходов, четвертаягруппа информационных входов которо"го,соедйнена с группой выходов буферного регйстра, .группа управляющихвходов коммутатора входов/выходовсоединена с группой выходов признаков входов/вьцодов узла памяти блокаобмена сконтролируемым цифровым блоком, группа входов/выходов коммутатора результата соединена с группойвходов/вьйюдов контролируемого цифро"вого блока, первый, второй, третий ичетвертый разрядные выходы второйгруппы адресных выходов блока, микропрограммного управления соединены ссинхровходом регистра набора, с суммирующим входом счетчика логическихномеров, с входом записи буферногоблока памяти и с вычитающим входомсчетчика длины вектора тестового набора соответственно, группы выходоврегистра набора является группой выходов результата контроля устройства. 2. Устройство по п,1, о т л и ч аю щ е е с я тем, что,блок мнкропро" граммного управления содержит блокмодификации адреса и блок памяти, причем группа входов кода логических условий блока модификации адреса соединена с группой входов кода логических условий блока, группа входов кода логической операции которого соединена с группой входов выбора полей блока памяти, группа информационных входов которого соединена с группой входов начальной загрузки блока, входы управления переходом которого соединены с входами управления переходом блока модификации адреса, первая группа адресных выходов которого соединена с группой адресных входов блока памяти, вход считывания которого ,соединен с выходом признака перехода1251к следующему адресу микрокоманды блока модификации адреса, выход признака синхронизации контролируемого цифрового блока которого соединен с выходом признака синхронизации блбка, 5 выходы блока памяти соединены с выходами признаков мнкрокоманд блока 084 , 10первый, второй, третий и четвертый разрядные выходы второй группы адресных выходов которого соединены с первым, вторым, третьим и четвертым разряднымн выходами второй группы адресных выходов блока модификации адреса.125108 ф От б ОФ 8 Опт 9 г. Сиротская Корректор И. Мус СоставнтелТехред тей едакто Подписи 2/46ВН Зака4/э Производственно-полиграфическое предприятие, у. Уз ектная,Тира;к 671 рствеиного к изобретений а, Ж-З 5, РаИИПИ Госуд по дела113035, Моск И,Гайдош митета ССС и открытий скан наб