Устройство для контроля блоков памяти

.И.Ду8.8) циАровыход ред,М,; Ради 1984 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и Д дукин(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВПАМЯТИ(57) Изобретение относится к вычислительной технике и может бытЬ использовано для Аункционального контроляи определения области устойчивой работы блоков оперативной памяти, Цельюизобретения является упрощение устройства и расширение области применения за счет возможности генерациипроизвольных тестовых последовательнсстей. Устройство содержит блок 1задания начальных условий и анализарезультата, первый регистр 2 данных,569903 первый регистр 3 адреса, блок 4 задания частот, первый триггер 5 управления, триггер 6 записи-чтения,третий регистр 7 данных, блок 8 Формирования временных диаграмм, триггер9 ошибки, второй регистр 10 данных,второй регистр 11 адреса, элементНЕ 12, второй триггер 13 управления,первый 14 и второй 15 цифроаналоговые преобразователи, элемент 16 заИзобретение относится к вычислительной технике и может быть использовано для Функционального контроляоперативных запоминающих устройств,(ЗУ) и определения их области устойчивой работы,Целью изобретения является упрощение, устройства и расширение области применения за счет возможности генерации произвольных тестовых последовательностей,На Фиг,1 приведена Функциональнаясхема устройства для контроля блоковпамяти; на Фиг,2 - функциональнаясхема блока задания частот; на,. 30Фиг.3 - Функциональная схема блокаФормирования временных диаграмм; наФиг 4 - Функциональная схема блокасравнения; на Фиг,5 - Функциональнаясхема блока задания начальных условий 35и анализа результата ", на Фиг. 6Функциональная, схема шинного Формирователя,Устройство содержит блок 1 задания начальных условий и анализа результата, первый регистр 2 данных,первый регистр 3 адреса, блок 4 задания частот, первый управляющийтриггер 5, триггер 6 записи-чтения,третий регистр 7 данных, блок 8 Формирования временных диаграмм, триггер9 ошибки, второй регистр 1 О данных,второй регистр 11 адреса, элементНЕ 1 2, второй управляющий триггер 13,первый 14,и второй 15 цифроаналоговые преобразователи, элемент 16.задержки, первый 17 и второй 18 элементы И-НЕ, проверяемьй блок 19 памяти,регистр 20 результата, блок 21 сравнения, вспомогательный регистр 22результата, элемент И 23, информационный вход 24 блока 1, управляющие выходы 25-31 блока 1, вьгход 32управления блока Формирования времендержки, первый и второй элементыИ-НЕ 17, 18, проверяемый блок 19 памяти, регистр 20 результата, блок 21сравнения, вспомогательный регистр22 результата, элемент И 23. Устройство позволяет проводить Функциональный контроль блоков оперативной памяти на произвольных тестовых последо"вательностях на предельной (рабочейчастоте работы блока памяти. 6 ил. ных диаграмм, генератор 33 тактовых импульсов, регистр 34, счетчик 35, схему 36 сравнения, триггер 27,регистры 38-43, схемы 44-49 сравнения, элементы И-НЕ 50-55, элемент НЕ 56, триггеры 57-59, элемент И-НЕ 60, элемент И-НЕ 61, элементы исключающее ИЛИ 62-65 элемент ИЛИ 66, элемент И 67, шинный Формирователь 68,буфер" ный усилитель 69, схему,70 сравнения, элементы И 71 и 72, регистр 73, элемент И 74, элемент ИЛИ 75, триггер 76, дешифратор 77, резистор 78, конденсатор 79, буферный усилитель 80, входы 81 второй группы схемы сравнения, элементы 82 и 83 с открытым коллекторным выходом и элементы НЕ 84 и 85.Устройство для контроля блоков памяти работает следующим образом.Устройство представляет собой адаптер, подключенный, например, к интерфейсу ЭВМ типа "ДВК" или "Электроника", и содержит программируемые регистры, в которые информация может записываться из ЭВМ. Один из регистров предназначен для чтения информации со стороны ЭВМ. В него заносятся результаты контроля, При этом старшие разряды адреса предназначаются для выбора адаптера, а млад" шие разряды - для выбора регистра внутри адаптера. На входах 81,схемы 70 сравнения задается код адреса,по которому адаптер подключается к ЭВИ.Формирование тестовых последовательностей в устройстве осуществляется программным способом с помощью ЭВМ.Перед началом работы устройства ЭВМ загружает регистры 2 и 3 кодами данных и адресов. В триггер 6 записы" вается код режима работы блока па- мяти (первоначальная команда - за5 15699пись). В регистр 7 записывается колнапряжений питания, поступающих наклеммы питания блока памяти. В регистры 38"43 блока йормирования времен 5ных диаграмм записываются коды значений переднего и заднего Фронтов сигналов, управляющих работой блока памяти, Триггеры 5, 9 и 13 также устанавливаются в исходное состояние 10(цепи "Сброс" условно не показаны).В регистр 34 блока задания частотзаписывается значение кода цикла записи-чтения проверяемого блока памяти. 15Блок 1 представляет собой известное устройство для подключения кЭВМ типа "Электроника "60", На входыбуФерного усилителя поступают сигналы ЖА, "Ввод", "Вывод", "Байт". 20По команде на ЭВМ триггер 5 устанавливается в. единичное состояние,что приводит к тому, что по сигналус блока задания частот триггер 13изменяет свое состояние из логического "О" в логическую "1". По сигналу с выхода триггера 13 в регистры1 О и 11 переписывается содержимоерегистров 2 и 3 и начинается контроль блока памяти. На выходе элемента 7 вырабатывается сигнал логического 0", который сбрасывает триггер5 в исходное состояние. Следующимимпульсом с блока задания частоттриггер 13 устанавливается в исходное (нулевое) состояние, что обеспечивает режим многократного считывания инФормацин иэ блока памяти сее сравнением,Сравнение считываемой и записанной в блок памяти инФормации осуществляется блоком 21 сравнения, В товремя как блок памяти контролируется, ЭВМ перегружает регистры данных2 и адреса 3, анализирует состояние 45регистра 20 результата контроля,Предлагаемое устройство позволяет Формировать произвольные тестовыепоследовательности и .программы контроля с помощью ЭВМ, обеспечивая 50контроль блоков памяти на их предельной (рабочей) частоте.Кроме того, устройство позволяетопределять область устойчивой работы блоков памяти. в; координатах напряжений питания и временных параметровза счет возможности программногоизменения значенйй напряжений питания и временных параметров,036Технико-экономическое преимущество предлагаемого устройства заключается в уменьшении ядпаратурных затрат, воэможности контроля блоков памяти на их предельной частоте, возможности генерации проиэвольиых тестовых последовательностей и программ контроля,Формула изобретения Устройство для контроля блоков памяти, содержащее первый и второй регистры адреса, блок сравнения, регистр результата, блок задания частот, первый регистр данных, блок задания начальных условий и анализа результата, входы-выходы которого являются управляющими входами-выходами и входами-выходами адрес-данные устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства и расширения области применения за счет возможности генерации произвольных тестовых последовательностей, в него введены второй и третий регистры данных, триггеры ошибки,триггер записи-чтения, вспомогательный регистр результата, элемент задержки, первый и второй циФроаналоговые преобразователи, два управляющих триггера, блок Формирования временной диаграммы, элемент НЕ, два элемента И-НЕ, элемент И, причем выходы первого и второго циФроанллогоных преобразователей являются соответственно первым и вторым управлякщнми выходами устройства, входи группа первого и второго циФроанапоговых преобразователей соединены соответственно с выходами первой и второй групп третьего регистра данных, инФормационные входы которого соединены с выходами первой группы блока задания начальных условий и анализа результата, с информационными входами первого регистра данных, с инФормационньии входаии первого регистра адреса, с входами первой группы блока Формирования временной диаграммы, с входами первой группы блока задания частот,инФормационньщ входом первого триггера управления, инФормационным входом триггера записи-чтения, первый, второй, третий четвертый, пятый и шестой выходы блока задания начальных условий и анализа результата соединенысоответственно с входом синхронизации первого, регистра данных, входом .синхронизации первого регистра адреса, вторым входом управления блока задания частот, входом синхронизации первого триггера управления,входом синхронизации триггера записи- чтения и входом синхронизации третьего регистра данных, выходы второй группы блока задания начальных усло вий и анализа результата соединены с входами второй группй блока формирования временной диаграммы, входы третьей группы которого соединены с выходами группы блока задания частот, второй выход которого соединен с четвертым входом блока формирования временной диаграммы, пятый вход которого соединен с выходом второго элемента И-НЕ, второй вход которого соединен с выходом триггера записи-чтения,выход второго триггера управления соединен.с входом синхронизации регистра результата, входом синхронизации триггера ошибки, входами синхронизации вторых регистров данных и адреса, с вторым входом первого элемента И-НЕ и первым входом второго элемента И-НЕ, выходы второго регистра данных соединены с входами первой группы блока сравнения и. являются информационными выходами устройства,выходы второго регистра адреса являются адресными выходами устройства, входы второй группы блока сравнения соединены с информационными входами вспомогательного регистра и являются 1 информационными входами устройства,выход блока сравнения соединен с входом элемента задержки, выход которого соединен с входом установки в "О"триггера ошибки, выход которого соединен с первым входом элемента И,выход которого соединен с входом синхронизации,блока сравнения и входом 10 синхронизации вспомогательного регистра, выходы которого соединены синформационными входами регистра результата,выходы которого соединеныс входами группы блока задания началь ных условий и анализа результата,третий выход блока задания частот соединен с входом элемента НЕ и с входомсинхронизации второго триггера управлений, информационный вход которого 20 соединен с выходом первого триггерауправления, выход элемента НЕ соединен с первым входом первого элемента И-НЕ, выход которого соединен свходом установки в "О" первого триггера, управления, первыйи второй выходы блока формирования временнойдиаграммы являются соответственно .выходом обращения и выходом режима устройства, третий выход блока Формиро. вания временной диаграммы соединенс вторым входом элемента И, информационный вход триггера ошибки соединен с уровнем логической еднницы,выходы первого регистра данных и первоЗ 5 вого регистра адреса соединены соответственно с информационными входамивторого регистра данных и второго ре"гистра адреса.твенно-издательский комбинат Пате н Произ ЗаказВНЙПй Тираж 486о комитета по иМосква, Ж,Подписноебретенням н открытиям прн ГКНТ ССаушская наб., д. 45 жгород, ул. Гагарина, 101