Выходное буферное устройство

(21) 298094 (22) 03.09, (46) 23,04. (72) А. А. Ка (53) 681.32 (56) Патент кл. С 11 СПатент С кл. Н 03 К 88. Бюл. В 15ссихин,и В.Г.Х7.6 (088.8)США В 409658411/40, опубликША Кф 4103189,19/08, опублик йновский 1978.1978. ко СУДАРСТЭЕННЫЙ КОМИТЕТ ССО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬ ОПИСАНИЕ ИЗО К АВТОРСКОМУ(54)(57) ВЫХОДНОЕ БУФЕРНОЕ УСТРОЙСТВО,содержащее ключевые транзисторы и нагрузочные транзисторы, стоки которыхподключены к первой шине питания,затвор и исток первого нагрузочноготранзистора подключены к стоку первого ключевого транзистора и к затворам второго и третьего ключевых транзисторов, истоки первого, второго итретьего ключевых транзисторов подключены к стоку четвертого ключевоготранзистора, исток которого подключен к второй шине питания, затворыпервого и четвертого ключевых транзисторов являются соответственно инФормационным входом и одним управляющим входом устройства, затворы второго и третьего нагрузочных транзисторов подключены к истоку второго нагрузочного транзистора и к стоку второго ключевого транзистора, истоктретьего нагрузочного транзистораподключен к стоку третьего ключевого транзистора, затвор и исток четвертого нагрузочного транзистора подключены к стоку пятого ключевоготранзистора и к затвору шестого ключевого транзистора, исток шестогоключевого транзистора подключен кстоку седьмого ключевого транзисто 80908230 3 К 19 08, С 11 С 11/ ра, исток которого подключен к второй шине питания, затвор восьмогоключевого транзистора, подключен кзатворам пятого и седьмого ключевыхтранзисторов, исток восьмого ключевого транзистора подключен к стокудевятого ключевого транзистора, затвор десятого ключевого транзистораподключен кстоку седьмого ключевого транзистора, исток десятого ключевого транзистора подключен к стокуодиннадцатого ключевого транзистораи является выходом устройства, затвори исток одиннадцатого ключевого, транзистора подключены соответственно кстоку девятого ключевого транзистораи к второй шине питания, о т л и -ч а ю щ е е с я тем, что, с цельюповышения быстродействия устройства,оно содержит пятый, шестой и седьмойнагрузочные транзисторы, стоки кото-.рых подключены к первой шине питания,двенадцатый ключевой транзистор, стоккоторого подключен к первой шине питания, а исток двенадцатого ключевоготранзистора подключен к истоку и затвору пятого нагрузочного транзистораи к затвору девятого ключевого транзистора, тринадцатый ключевой транзистор, затвор которого подключен кстоку третьего ключевого транзистора,исток - ко второи шине питания, асток тринадцатого ключевого транзистора подключен к истоку двенадцатогоключевого транзистора, затвор которого подключен к затвору и истоку шестого нагрузочного транзистора, четырнадцатый ключевой транзистор, стоккоторого подключен к истоку шестого нагрузочного транзистора, ист90830 второй шине питания, а затвор четырнадцатого нагрузичнага транзистораподключен к стоку десятого ключевоготранзистора, и нагрузочный резистор,один вывод которого подключен к стоку десятого ключевого транзистора,а другой вывод - к первой шине питания, сток шестого ключевого транзистора подключен к первой шине питания,Изобретение относится к области вычислительной техники и может быть использовано при разработке запоминающих устройств в виде интегральной схемы со структурой металл-акиселполупроводник статического типа,Известно выходное буферное устройство, содержащее две входные шины, два сложных инверторных каскада, содержащих объединенные нагрузки, затворы которых перекрестно подключены к входным шинамцва последовательно включенных логических транзистора в каждом сложном инверторном каскаде, затворы которых соединены между собой и подключены к другой входной шине, противоположной той, к которой подключен затвор нагрузочного транзистора, Между узлом, соединяющим логические транзисторы в каждом инверторном каскаде и шиной питания включен транзистор, затвор которого подключен к затвору нагрузачного транзистора. Выходная буферная схема. содержит также два других инверторных каскада, представляющих собой последовательное включение между шиной питания транзистора с нулевым пороговым напряжением, затвор которого подключен к имеющейся в буферной схеме шине разрешения ее работы обедненного нагрузачнога транзистора, затвор которого подключеч к выходу одного сложного инверторнаго каскада и логического транзистора, затвор которого подключен к выходу другогасложного инвертарнаго каскада, Выходная буферная схема содержит также двавыходных транзистора, включенных последовательна меЖду шиной питания ишиной общего потенциала. Узел междуними подключен к выходной шине,сток восьмого кличевога транзистораподключен к второй управляющей шине,исток и затвор седьмого нагрузочнога транзистора подключены соответственна к стоку седьмого ключевоготранзистора и к первой шине питания,исток пятого ключевого транзистораподключен к второй шине питания,2Недостатком этой буферной схемыявляется низкое быстродействие приформировании выходного сигнала суровнем логической единицы из-заподачи на затвор формирующего этотсигнал транзистора потенциала, который, хотя и повьппается относительнопотенциала шины питания +5 В), ноненамного - всего на величину около10 0,5 В, и обусловленной этим низкойскорости заряда выходной шины достандартного уровня 2,4 В.Наиболее близким техническим решением к изобретению является вы 15 ходнае буферное устройство, содержащее ЮП-транзисторы, из которыхшесть - нагрузочные, а четырнадцатьключевые, входную шину, выходную шину, шины разрешения работы, шину за 20 прета работы, шину питания и шинуобщего потенциала,Недостатком известного устройства является низкое быстродействие,связанное с его собственными внутренними задержками и задержками формирования на выходной шине, котораяв типичных случаях нагружена ем-кас" ью окала 100 пф. выходного логического перепада,ЗО Внутренние задержки связаны главным образам с наличием в цепи заряда затвора выходных формирующих транзисторов, двух последовательно включенных транзисторов - с одного клюЗ 5 чевого с нулевым пороговым напряженнем и другого - нагрузочнога обедненного типа.Целью изобретения является повышение быстродействия выходного буфер 40 ного устройства,Поставленная цель достигается тем,чта в выходное буферное устройство,50 содержащее ключевые транзисторы и нагруэочные транзисторы, стоки которых подключены к первой шине питания, затвор и исток первого.нагруэочного5 транзистора подключены к стоку первого ключевого транзистора и к затворам второго и третьего ключевых транзисторов, истоки первого, второго и третьего ключевых транзисторов подключены к стоку четвертого ключевого транзистора, исток которого подключен ко второй шине питания, затворы первого и четвертого ключевых транзисторов являются соответственно ин формационным входом и одним управляющим входом устройства, затворывторого и третьего нагрузочных транзисторов подключены к истоку второго нагрузочного транзистора и к стоку второго ключевого транзистора, исток третьего нагруэочного транзистора подключен к стоку третьего ключевого транзистора, затвор и исток четвертого нагрузочного транзистора подключены к стоку пятого ключевоготранзистора и к затвору шестого ключевого транзистора, исток шестогоключевого транзистора подключен кстоку седьмого ключевого транэистора, исток которого подключен к второй шине питания, затвор восьмогоключевого транзистора подключен кзатвору, пятого и седьмого ключевыхтранзисторов, исток восьмого ключевого транзистора подключен к стокудевятого ключевого транзистора,затвор десятого ключевого транзистораподключен к стоку седьмого ключевого транзистора, исток десятого ключевого транзистора подключен к стоку одиннадцатого ключевого транзистора и является выходом устройства,затвор и исток одиннадцатого ключевого транзистора подключены соответственно к стоку девятого ключевоготранзистора и ко второй шине питания, дополнительно введены пятый,шестой и седьмой нагрузочные транзисторы, стоки которых подключенык первой шине питания, двенадцатыйключевой транзистор, сток которогоподключен к первой шине питания, иисток двенадцатого ключевого транзистора подключен к истоку и затворупятого нагрузочного транзистора ик затвору девятого ключевого транзистора, тринадцатый ключевой транзистор, затвор которого подключен к стоку третьего ключевого транзистора, исток - ко второй шине питания, а сток тринадцатого ключевоготранзистора подключен к истоку двенадцатого ключевого транэистора,затвор которого подключен к затвору иистоку шестого нагрузочного транзистора, четырнадцатый ключевой транзистор, сток которого подключен кистоку шестого нагруэочного транзистора, исток - ко второй шине питания, а затвор четырнадцатого нагруэочного транзистора подключен к стоку девятого ключевого транзистора,и нагруэочный резистор, один выводкоторого подключен к стоку десятогоключевого транзистора, а другой вывод - к первой шине питания, стокшестого ключевого транзистора подключен к первой шине питания, стоквосьмого ключевого транзистора подключен ко второй управляющей шине,исток и затвор седьмого нагрузочного транзистора подключены соответственно к стоку седьмого ключевого транзистора и к первой шине питания, исток пятого ключевого транзистора подключен ко второй шине питания,На чертеже представлена принципиальная схема устройства,Выходное буферное устройство содержит нагрузочные транзисторы 1, 2,3, 4, ключевые транзисторы 5, 6, 7,8, 9, 10, ключевые транзисторы 11,12, 13, 14 и 15, нагрузочные транзисторы 1,6, 17 и 18, ключевые транзисторы 19, 20, 21, нагрузочный резистор 22, входную шину 23, выходнуюшину 24, управляющие шины 25 и 26 ишины питания 27 и 28,Ключевые транзисторы 5, 6, 7, 8,9, 10, 11, 13, 14, 15, 20, 21, являются МОП-приборами обогащенного типа,Нагрузочные транзисторьг 1, 2, 3, 4,16, 17, 18. являются МОП-приборамиобедненного типа, ключевые транзисторы 10, 12, 19 являются МОП-приборамис нулевым пороговым напряжением,Выходное буферное устройство работает следующим образом.Его работа при поданном на схемупитающем напряжении разрешается сиг"налами по управляющим шинам 25 и 26,имеющим единичное логическое значение и уровень напряжения шины питания 27, От этого высокого управляющего напряжения включен транзистор8, соединяя истоки транзисторов 5, 6, 9082307 с шиной общего потенциала. Пусть работа буферного устройства рассматривается с момента, когда входное напряжение на шине 23 соответствует5 логической единице. Инверторный каскад на транзисторах 1 и 5 инвертирует этот высокий уровень и запирает транзисторы 6 и 7, отчего напряжение на стоках транзисторов 6 и 7 равны 10 питающему напряжению на шине 27. От этого высокого уровня напряжения проводят ток транзисторы 9 и 11 и их стоковые напряжения соответствуют логическому нулю. Поскольку на сто ке транзистора 7 высокое напряжение, то подключенный к нему затвором проводит ток транзистор 12 и 20.Проводимость транзистора 12 обуславливает заряд затвора транзистора 20 15, который является проводящим и при выключенном транзисторе 14 формирует на выходной шине 24 выходной сигнал низкого уровня, Так как транзистор 14 тока не проводит, то пос тоянный резистор 22 заряжает затвор транзистора 21 до питающего напряжения и тем самым разряжает затвор транзистора 19,ф который в этом состоянии проводит незначительный ток, как транзистор с нулевым пороговым напряжением, не препятствуя сохранению уровня логического нуля на стоке транзистора 20 и затворе транзистора 13 и позволяя транзистору 12 за- З 5 рядить затвор транзистора 15 от шины разрешения работы устройства 25, имеющей потенциал шины питания, до максимального напряжения.Пусть, теперь напряжение на вход ой шине 23 снижается и проводимость ранэистора 5 значительно падает, следствие этого нагрузочный транистор обедненного типа 1 повышает потенциал на затворах транзисторов 6 и 7, вызывая их отпирание и снижение их стоковых потенциалов. В силу происходящего разряда затворов транзисторов 9 и 11 их стоковые потенциалы могут повышаться. Вследствие того, что ток нагрузочного транзистора 4 протекает только на затвор транзистора 10 с нулевым пороговым напряжением, а при заряде транзистора 10 вызванный этим ток транзистора 10 заряжает исток этого транзистора, повышая его потенциал, затвор транзистора 10 представляет для инверторного каскада на транзисторах 4 и 9 меньшую емкостную нагрузку, чем инверторный каскад с логическим транзистором, идентичным транзистору 10 и выходное напряжение инверторного каскада на транзисторах 4 и 9 быстро достигает уровня питающего напряжения на шине 27 и быстро идет процесс заряда затвора транзистора 14 и ввода транзистора 14 в проводящее состояние. Одновременно с ростом потенциала на затворе транзистора 14 происходит выключение транзистора 12 и транзистора 20. Прекращение проводимости транзистора 20 является началом для заряда нагрузочным транзистором 16 обедненного типа затвора транзистора 13, который при достаточном времени заряда привел бы к разряду затвора транзистора 15, Однако, проводимость транзистора 16 подбирается так, что скорость заряда им затвора транзистора 13 недостаточна для того, чтобы включить этот транзистор раньше, чем упадет потенциал на затворе транзистора 21 за счет совместной проводимости транзисторов 14 и 15.Падение напряжения на стоке транзистора 14 свидетельствует о нарастании потенциала на его затворе и является сигналом к включению транзистора 13 током нагрузочного транзистора 17, после которого полностью разряжается затвор транзистора 15 и полностью прекращается его проводимость, вследствие которой потенциал выходной шины был низким и при включении транзистора 14, поскольку ток в последовательной цепи ограничивался постоянным резистором 22, имеющим значение 150- 250 Ом.Как только проводимость транзистора 15 падает до нуля, резистор 22 начинает заряжать сток транзистора 14, разряженный при включенных транзисторах 14 и 15, а через проводящий канал этого транзистора - выходную шину 24. Поскольку в структуре ИОП-транзистора 14 его затвор находится над его проводящим каналом, отделенный от него тонким слоем диэлектрика, дающим значительную емкость, то при повышении потенциала на его стоке, истоке в канале совместно с ним повышается потенциал его затвора. Поскольку пороговое напря - жение транзистора 10, имеющее нулевое значение, при потенциале его истока, смещенном относительно потен908230 30 Р Р Д Щ Р Р течением времени доводит потенциал затвора транзистора 13 до потенциала шины питания 27, оставляя потенциал на затворе транзистора 15 ниже его порогового напряжения, а сам транзистор 15 - непроводящим и не влияющим на потенциал выходной шины 24.Но по истечении некоторого времени, более продолжительного по сравнению с временем формирования положительного выходного перепада, за счет токов утечки потенциал затвора транзистора 14 снизится относительно своей максимальной величины, превышающей питающее напряжение, и будет определяться транзистором 18 обедненного типа, ток которого достаточно мал, чтобы не вызвать изменение заряда на затворе транзистора 14 в процессе формирования положительного выходного перепада, но достаточно велик по сравнению с величинами токоВ утечки р-п-переходов транзисторов, чтобы поддерживать потенциал на затворе транзистора 14, равным потенциалу шины питания 27. В соответст 35 40 45 50 55 циала общей подложки интегральной схемы, смещается в сторону положительных значений, то транзистор 10 в этом процессе повышения потенциала на затворе транзистора 14 тока не проводит в накопленный на затворе транзистора 14, заряд остается почти неизменным. Вследствие этого при росте выходного напряжения потенциал на затворе транзистора 14 превышает питающее напряжение на 2-3 В (при +5 В питании), способствуя заряду выходной шины с большей скоростью и до большего потенциала,чем при достижении затворного потенциала транзистора 14 питающего напряжения и превышении его на величину около 0,5 В в известном устройстве.Во время происходящего заряда стока транзистора 14 транзистор 21 становится вновь проводящим и разряжает затвор транзистора 19, оставляя потенциал на затворе транзистора 13 под управлением транзисторов 16 и 20.Так как в состоянии с низким потенциалом на входной шине 23 транзистор 20 тока не проводит, то транзистор 16 поддерживает заряд на затворе транзистора 13, полученный имп и п ово я ем т анзисто е 19 и с 10 15 20 25 вии с этим потенциал выходной шины 24, который может достигнуть потенциала шины питания 27, понижается по уровню до того значения, которое превышает в установившемся состоянии его величину в схеме известного устройства.Когда вслед за этим входное напряжение повышается по уровню до логической единицы, выходное напряжение первого инверторного каскада, образованного транзисторами 1 и 5, понижается до логического нуля и вместе с этим перестает проводить ток транзистор 6 и транзистор 7, и током нагрузочного транзистора заряжается затвор нагрузочного транзистора 3 для ускоренного заряда затворов транзисторов 9, 11, 12, 20 до их включения. Вследствие возникшей проводимости транзис" торов 9 и 11 затвор транзистора 14 разряжается почти до потенциала общей шины 28 и он перестает быть проводящим. Проводящий транзистор 20 разряжает затвор транзистора 13, пос" ле чего заряд затвора транзистора 15 и формирование на выходной шине низкого уровня, зависящего как от проводимости транзистора 15, так и от величины и подключения внешней нагрузки, совершается транзистором 12от шины разрешения работы 25 беэ противодействующего влияния со сторонытранзистора 13 и до максимального значе ния поте нциала, определяющегосяпороговым напряжением транзистора 12,увеличенным относительно его нулевого значения смешением потенциалаистока относительно потенциала подложки,Чтобы запретить работу устройства в режиме выдачи кода нуля или единицы, потенциалы шин разрешения рабо"ты устройства 25 и 26 понижаются доуровня, соответствующего логическомунулю. Вследствие этого понижениятранзистор 8 перестает проводить токи стоковое напряжение транзистора 7становится высоким, равным потенциалу шины питания 27, Оба транзистора9 и 11 проводят ток, разряжая им затвор транзистора 14, вводя его в сбстояние отсечки, если он был прсЬодящим. В то же время через проводящийтранзистор 12 разряжается затвортранзистора 15, если он был заряжен,Вследствие отсутствия проводимости транзисторов 14 и 15 на выходе бу 908230 10ферной схемы возникнет высокоимпедансное состояние, в котором потенциал выходной шины (если она отключена от других схем) определяетсятоком утечки через транзисторы и ихпереходы,Выходное буферное устройство. вводится вновь в работу в следующей последовательности, Вначале повышается 10до потенциала шины питания 27 потенциал на шине разрешения работы схемы25, без такого повышения потенциалана шине разрешения работы схемы 26.Вследствие этого через проводящий 15транзистор 12 при непроводящем транзисторе 13 заряжается затвор транзистора 15 и на выходной шине возникает низкий уровень напряжения. Теперь может быть установлен уровень 20логической единицы на шине разрешения работы схемы 26. Если на входной шине к этому времени потенциаллогической единицы, то вследствиезаземления истоков транзисторов 5, 256, 7 прежде существовавший .высокийуровень напряжения на стоке транзистора 7 не инвертируется и низкийлогический уровень на выходной шине24 сохраняется, В том случае, когдавходная шина 23 находится к указанному моменту времени в состоянии логического нуля при протекании токачерез транзистор 8, при выключенномтранзисторе 5 транзисторы 6 и 7 проводят ток, потенциал на стоке транзистора 7 снижается, и на выходнойшине 24 появляется логическая единица после описанной выше последовательности событий.Преимуществом предложенного выходного буферного устройства являетсяповышение быстродействияБыстродействие зависит как от внутренних задержек при прохождении сигнала с,входной шины на затвор выходногоформировательного транзистора 14 или. 15, так и от тока этих транзисторов,поскольку типичная величина емкостной нагрузки весьма велика и составляет 100 пф. В предложенной схемевнутренние задержки прохождения сигналов с уровнями логического нуля илогической единицы уменьшаются путем замены последовательного включе 56ния в качестве нагрузки каскада, возбуждающего высокий уровень на затворе какого-либо выходного транзистора,транзистора с нулевым пороговым напряжением, служащего для отключения тока при запрете работы схемы и обычного обедненного транзистора с подведением к его затвору управляющего сигнала, одним транзистором с подключением его затвора к источнику этого управляющего сигнала, а истока - к затвору соответствующего формирующего транзистора на выходе. Такое включение сохраняет максимальную величинувыходного напряжения, получаемого с помощью нагрузки из последовательного включения транзистора с нулевым пороговым напряжением и обедненного транзистора и вместе с тем, не ухудшая скорости нарастания выходного напряжения этой цепи в положительную сторону, устраняет значительное потребление мощности, поскольку в нем вместо постоянного тока обедненной нагрузки в состоянии с низким выходным напряжением протекает лишь небольшой ток не полностью закрытого транзистора с нулевым пороговым напряжением, и эти токи отличаются друг от друга по величине в 4-8 раз. Потребление мощности уменьшается, а быстродействие увеличивается, поскольку в последовательной нагруэочной цепи из двух транзисторов, используемой в прототипе, ток заряда ограничивается обедненным нагрузочным транзистором, а ток этого обедненного нагрузочного транзистора ограничивается допустимым рассеяниеммощности, поскольку одна иэ этихсостоящих из двух последовательных транзисторов нагрузочных цепей в рабочем режиме постоянно рассеивает ее.В предлагаемой выходной буферной схеме высокое быстродействие осуществлено за счет того, что напряжение на затворе формирующего выходной положительный перепад транзистора 14, благодаря емкостной связи его затвора с каналом и областями стокаи истока, потенциалы которых возрастают от низкого первоначапьного значения, возрастает от высокого первоначального значения, несколько меньщего питающего напряжения за счет порогового падения на ключевом транзисторе с нулевым пороговым напряжением с учетом смещения подложки, до значения, превышающего питающее напряжение шины 27 на 2-3 В, ток заряда по мере происходящего заряда выход,Сильнягина Техред А.Кравчук Коррек Ре деи 928 Подписномитета СССРоткрытийая наб., д, 4/5 каз 33 роектная, 4 енно-полиграфическое предприятие, г. Ужгород,оизв 1190823 ной шины не падает так быстро, как в схеме прототипа за счет запирания формирующего положительный уровень выходного напряжения транзистора этим5 напряжением. При этом присутствие в стоковой цепи транзистора 14 постоянного резистора, необходимого для увеличения заряда затвора транзистора 14, и обращения емкости затвор - сток из отрицательного фактора в прототипе в положительной, почти не сказывается на быстродействии за счет наличия последовательной цепи благодаря малой величине этого резистора, при которой обеспечивается работоспособность выходной буферной схемы, незначительно отличающейся от величины такого резистора в стандартных сериях схем транзисторно-транзистор 20 ВНИИПИ Государственног по делам изобретений113035, Москва, Ж, Рау 0 2ной логики. При дальнейшем возрастании выходного потенциала достигается даже потенциал шины питания +5 В, но затем он возвращается, при неизменном входном напряжении, к значению потенциала более высокому, чем характерно для схемы прототипа, вследствие неполного разряда затвора формирующего положительный выходной перепад транзистора за счет токов тепловой утечки через переходы транзисторов 10 и 11 до величины, меньшей1питающего напряжения на пороговое напряжение транзистора 10, но толькодо потенциала шины питания за счетобедненного нагрузочного транзистора18 и эта разница по сравнению с прототипом составляет около 6,4 В.