Арифметический расширитель

СООЗ СОНЕТСНИХ,СОЦИАЛИСТИЧЕСИИХРЕСПУБЛИН СУДАРСТВЕННЫЙ НОМИТЕ 7О ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯК А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ ния кни,ьва(21) 4464625/24-24 (22) 31.07,88 (46) 23.05.90. Бюл. Иф 19 (71) Институт проблем моделирова в энергетике АИ УССР(72) В.В, Аристов, А.В. Зарановс Л.И. Тарасенко-Зеленая, А.А, Бал и В.В, 11 опков (53) 681,325(088,8) (56) Авторское свидетельство ССС 631919. кл. С 06 Р 7/49, 1975,Авторское свидетельство СССР Р 1005035, кл. С 06 Р 7/49, 1981Авторское свидетельство СССР 1256016, кл, С 06 Г 7/49, 1984Авторское свидетельство СССР 11 1472899, кл. 6 06 Г 7/49, 1987.И Ц(57) Изобретение относится к вычислительной технике, в частности к вычислительным системам со знакоразряднымкодированием информации, и может бытьиспользовано в управляющих, моделирующих и вычислительных комплексах в качестве сопроцессора. Цель изобретения - расширение функциональных возможностей арифметического расширителя,в ча ти обеспечения выполнения операции деления, В арифметический расширитель, содержащий г, Е-разрядцьх вычислительных модулей 1, блок 2 управления, блоки 3,4 управления первым ивторым параллельными сумматорами, блок5 согласования, введены блоки 37,38 ф156 б 34 19ного последовательного энакоразрядного сумматора и первым входом третьего сумматора-вычитателя, причем синхронизирующий вход первого триггера соединен с синхрониэирующим входом5 третьего регистра и вторым синхрониэирующим входом блока согласования, в выход первого триггера соединен с первой вход 1 ой шиной первого сумматора-вычитателя и первым информационным входом третьего регистра, первый, второй, третий и четвертый выходы которого соединены с первой и второй соответственно информационными последовательными выходными шинами блока согласования, а второй информационный вход третьего регистра соединен с пер",ой входной шиной первого сумматоравычитателя, третий и четвертый инфор мационные входы третьего регистра соединены с второй входной шиной первого сумматора-вычитателя,.которая также соединена с первым и третьим выходами третьего регистра, второй и четвер.25 тый выходы которого соединены С первой гходной шиной первого сумматоравычитателя, выход которого срединен с первым информационным параллельным выходом блока, а информационный входЗо первого триггера соединен с первой входной шиной второго сумматора-вычитателя, выход которого соединен с вторым информационным параллельным выходом блока, причем второй, третий и четвертый входы трстьего сумматоравычитателя соединены с третьим, вторым и первым выходами соответственно первого регистра, а первый и второй входы четвертого сумматора-вычитателя 4 О соединены с вторым и первым выходами соответственно первого регистра, кроме того,обнуляющие входы всех и К-разрядных вычислительных модулей соединены между собой, с обнуляющим выхо дом блока управления и с обнуляющим входом блока согласования, первый синхронизирующий вход которого соединен с первым синхронизирующим выходом блока управления и первыми синхронизирующими входами всех К-разрядных вычислительных модулей, вторые синхронизирующие входы которых соединены между собой, вторым синхронизирующим входом блока согласования и вторым синхронизирующим выходом блока управления, запускающий вход которого соединен с запускающими входами всех К- разрядных вычислительных модулей и 1 20запускающим входом арифметическогорасширителя, вход внешней синхронизации которого соединен с входом внешней синхронизации блока управления,управляющий вход ко:орого соединен суправляющими входами блоков управленияпервым и вторым параллельными сумматорами и с управляющим входом арифметического расширителя, а выход остановакоторого соединен с выходом останова,блока управления, причем первый и второй последовательные входы арифметйческого расширителя соединены с первыми входами блоков управления первыми вторым соответственно параллельнымисумматорами, первая и вторая информационные входные шины арифметическогорасширителя соединены с первым и вторым информационными входами всех Кразрядных вычислительных модулей, первый и второй информационные последовательные входы первого К-разрядного вычислительного моцуля соединены с первой и второй информационными последовательными выходными шинами блока согласования, первый и второй информационные параллельные выходы которого соединены с первой информационной выходной шиной арифметического расширителя, которая соединена с первыми информационными выходами всех К-разрядных вычислительных модулей, вторые информационные выходы которых соединеныс второй информационной выходной шиной арифметического расширителя, первый и второй информационные последовательные входы каждого последующего Кразрядного вычислительного модуля соединены с первым и вторым информационными последовательными выходами соответственно предыдущего К-разрядноговычислительного модуля, третий информационный последовательный выход каждого последующего К-разрядного вычислительного модуля соединен с третьиминформационным последовательным входом предыдущего К-разрядного вычислительного модуля, четвертый и пятыйинформационные последовательнье выходы первого К-разрядного вычислительного модуля соединены с вторыми входами блоков управления первм и вторым параллельными сумматорами соответственно, а шестой информационный последовательный вько первого К-разрядного вычислительного н 1 дуя соединеяс последовательно 1 входной информаци -онной шиной блока соласоь 1 н, пер2 5 вая и вторая входные шины переносов которого соединены с вторьи" и первым выходами положительного и отрицательного переносов первого К-разрядного вычислителього модуля соответственно, а первые и вторые входы положи" тельного и отрицательного переносов каждого предыдущего модуля соединены с первым и вторым соответственно выходами положительного и отрицательного переносов последующего модуля, входы управления первым и вторым параллельными сумматорами первого К- разрядного вычислительного модуля соединены с входами управления первым и вторым соответственно параллельными сумматорами. всех К-разрядных вычислительных модулей о т л и ч а ю щ и йс я тем, что, с целью расширения функциональных возможностей в части обеспечения операции деления, он содержит первый и второй блоки анализа, каждый из которых состоит из узла логических элементов и коммутатора, причем входная шина узла логических элементов каждого из блоков анализа соединена с первым, вторым, третьим и четвертым входами узла логических элементов, вход знака числа которого соединен с входом знака делителя блока, а первый, второй, третий и четвертый выходы узла логических элементов соединены с первым, вторым, третьим и четвертым входами коммутатора соответственно, пятый, шестой, седьмой, восьмой входы которого соединены с входной шиной сигналов управления параллельным сумматором блока, вход ре-. жима которого соединен с управляющим входом коммутатора, первый, второй, третий и четвертый выходы которого . соединены с выходной шиной сигналов управления параллельными сумматорами блока, блок начальной установки, состоящий из первого и второго элементов И, триггера знака делителя, регистра начальной установки второго блока анализа, первый вход которого соединен с первым входом триггера знака делителя и с обнуляющим входом блока начальной установки, первый информационный вход которого соединен с вторым входом триггера знака делителя, третий вход которого соединен с первым входом первого элемента И, входом начального занесения блока начальной 22 йй 3 л 3 установки и первым входом второго элемента И, выход которого соединен с вторым входом регистра начальн" становки второго блока еацза, сннхронизирующий вход которого соединен ссинхрониэирующим входом блока начальной установки, вхоп положительных цотрицательных пер носов которого соединен с третьим входом регистра начальной установки второго блока анализа, выход которого соединен с выходом установки блока начальной установки, выход знака которого соединен свыходом триггера знака делителя, авыход первого элемента И соединен свыходом занесения блока, начальной установки, второй информационный входкоторого соединен с вторым входом первого элемента И и вторым входом второго элемента И, а блок согласования 20 дополнительно содержит четвертьп, пятый регистры, третий триггер, первыйи второй мультиплексоры, причем второй мультиплексор имеет информационные входы с первого по четырнадцатьп 25,и выходы с первого по седьмой, первый,второй, третий и четвертьп, пятый,шестой, седьмой, восьмой информационные входы первого мультиплексора соединены с первым, вторым, третьим ичетвертым выходами второго регистра,первым, вторым выходами пятого регистра, выходом третьего триггера и чет-.вертым выходом пятого регистра состветственно, обнуляющий вход которо о 35соединен с обуляющими входам третьего триггера, четвертого регистра иобнуляющим входом блока согласования,первый синхронизирующий вход которогосоединен с синхронизнрующими входамичетвертого, пятого регистров и синхронизирующим в: одом третьего триггера,информационный вход которого соединенс первым информационным входом второ -го мультиплексора и с третьим вьха дом пятого регистра, первый, второй,третий и четвертый информационные входы которого соединены соответственнос вторым, третьим, четвертым, пятыминформационными входами второго мультиплексора и первым, вторым, третьими четвертым выходами четвертого регистра, первьй, второй, третий и четвертый информационные входы которогосоединены с первьм, вторым, третьим 55 и четвертым информационньи входамиблока согласования соответственно,первый и второй информационные входыкоторого соединены с шестым и седьмьщ информационными входами второгоТаблица 1 Коды входных сигналов Коды выходных сигналов блока логических зле- блока логических элементов ментов ао ао гф г гО 0 00 1 11 0 10 1 11 0 1 а+ а-,0(1) 0(1) О(1) О(1) 1 0 у. - 0 1 + 0 (1) 0(1) 1 0 0( ) 0(1) 0 1 1 При 0 В)0 0 О О 23 156634 мультиплексора, восьмой, девятый десятый, одиннадцатый и двенадцатый информационные. входы которого соединены с первым, вторым, третьим выходами третьего сумматора-вычитателя, первым, вторым выходами четвертого сумматора-.вычитателя соответственно, тринадцатый информационный вход второго мультиплексора соединен с шиной нуля, четырнадцатый информационный вход второго мультиплексора соединен с пятым информационным входом блока согласования, вход режима которого соединен с Входами управления первого и второго мультиплексоров, первый, второй, четвертый, шестой и третий, пятый, седьмой выходы второго мультиплексора :оединены с второй и первой входной шинами соответственно второго сумма тора-вычитателя, а первый, второй, третий и четвертый выходы первого мультиплексора соединены. с третьим, вторым, четвертым информационными входами третьего регистра и информа ционным входом первого триггера соответственно, блок управления дополнительно содержит третий элемент задержки и узел совпадения, причем вход третьего элемента задержки соединен ЗО с выходом формирователя импульсов, а выход соединен с входом первого элемента задержки и с первым входом узла совпадения соответственно, второй вход которого соединен с входом режима блока управления, а выход узла сов 35 падения соединен с выходом начального занесения блока управления, который соединен с входом начального занесения блока начальной установки, первый 40 иНформационный вход которого соединен с первой информационной шиной арифметическопо расширителя, вторая информационная шина которого соединена с вто 1 24рым информационным входом блока начальной установки, обнуляющий, синхронизирующий входы и вход положительного и отрицательного переносов которого соединены с обнуляющим, первымсинхронизирующим выходами блока управления и первой входной шиной переносов блока согласования соответственно, а выход занесения блока начальнойустановки соединен с установочнымивходами всех К-разрядных вычислительных модулей, выход знака начальнойустановки соединен с входами знакаделителя обоих блоков анализа, а выход установки блока начальной установки соединен с входной информационной шиной второго блока анализа, входная информационная шина первого блокаанализа соединена с первым выходомположительного и отрицательного переносов первого К-разрядного вычислительного модуля, входы управления вторым и первым параллельными сумматорами которого соединены с третьим н четвертым, первым и вторым соответственно информационными входами блока согласования и с выходными шинами сигналов управления параллельными сумматорами первого и второго соответственно блоков анализа, входные шины сигнала управления параллельными сумматорами которых соединены с выходамиблоков управления вторым и первым параллельными сумматорами соответственно входы режима обоих блоков анализа соединены между собой, с входомрежима арифметического расширителя,входом режима блока управления и входом реяима блока согласования, а пятый информационный вход блока согласования соединен с первой информационной выходной шиной первого К-разрядного вычислительного модуля.1566341 Таблица 2 Коды входных сигналов .Коды выходных сигналовблока логических зле- блока логических элементов ментов а а, аф а-, гф т- т 1 сф 0(1)100(1)0(1) 0(1) 0(1) 0 (1)О +15663 А 1 резк Составитель В. Бе инТехред М,Ходанич Корректор М. Са я актор В тр 221 Тираж 562Государственного комитета по изобретения13035, Москва, Ж"35, Раушская ЗакВНИИПИ ГКНТ СС Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 10 Л 5 Об Подписное открытиям пр1566341 3анализа, блок 39 начальной установки. При этом блок управления снабжен узлом совпадения, элементом задержки,а блок согласования - двумя коммутаторами, двумя регистрами и триггером.7 ил 2 табл.Изобретение относится к цифровой10вычислительной технике, в частностик вычислительным системам со знакоразрядным кодированием информации,и может бьггь использовано в управляющих, моделирующих и вычислительныхмашинах в качестве сопроцессора,Цель изобретения - расширение функциональных возможностей арифметического расширителя в части обеспеченияоперации деления,На фиг. 1 изображена блок-схемаарифметического расширителя; нафиг, 2 - блок-схема К-разрядного вычислительного модуля; на фиг, 3 -схема блока анализа;, на фиг. 4 - схема блока согласования; на фиг, 5схема блока начальной установки; нафиг, 6 - схема блока управления; нафиг. 7 - временные диаграммы работы,В табл. 1 и 2 представлена логикаРаботы блоков анализа при формировании цифр частного.Арифметический расширитель (фиг.1)содержит и К-разрядных вычислительныхмодулей 1, блок 2 управления, блок 3управления первым параллельным сумма 35тором, блок 4 управления вторым параллельным сумматором, блок 5 согласования, запускающий вход 6 соединен с запускающим входом блока управления изапускающими входами 7 каждого К-разрядного вьгчислительного модуля, вторые синхронизирующие входы 8 которыхсоединены между собой и с вторым синхронизирующим выходом блока 2 управления, обнуляющий выход которого соединен с обнуляющими входами 9 каждогоиз К-разрядных вычислительных модулейи обнуляющим входом блока 5 согласования, первый и второй синхронизирукщие входы которого соединены с первым синхронизирующим выходом блока 2управления, первыми синхронизирующими входами 10 каждого из К-разрядных вычислительных модулей и вторым55синхронизирующим выходом блока 2 управления соответственно. Вход 11 внешней синхронизации соединен с входомвнешней синхронизации блока 2 управпения, выход останова которого соединен с выходом 12 останова арифметического расширителя, управляющий вход 13 которого соединен с управляющим входом блока 2 управления и управляющими входами блоков 3 и 4 управления первым и вторым параллельными сумматорами.Первый последовательный вход 14 ариметического расширителя соединен с первым входом блока 3 управления первым параллельным сумматором, а второй. последовательный вход 15 устройства соединен с первым входом блока 4 управления вторым параллельным сумма- тором, Первая информационная .входная шина 16 арифметического расширителя соединена с первыми информационными входами 17 каждого из К-разрядных вычислительных модулей 1, вторые информационные входы 18 которых соединены между собой и информационной входной шиной 19 арифметического расширителя, информационная выходная шина 20 которого соединена с первым и вторым информационными параллельнычи выходами блока согласования и с первым информационным выходом 21 каждого из К-разрядных вычислительных модулей, вторые информационные выходы 22 которых соединены между собой и второй информационной выходной шиной 23 арифметичес,кого расширителя.Первые 24 и вторые 25 информационные последовательные выходы каждого из предыдущих К-разрядных вычислительных модулей соединены с первым 26 и вторым 27 информационными последовательными входами соответственно последующего К-разрядного вычислительного модуля, Третий информационный последовательный вход 28 каждого предыдущего К-разрядного вычислительного модуля соединен с третьим информационным последовательным выходом 29 последующего К-разрядного модуля, Четвертый 30 и пятый 31 информационные последовательные выходы первого К-разрядного вычислительного модуля соединены с вторыми входами блоков 3 и 4 управления первым5 15663 и вторым параллельными сумматорами соответственно.Шестой информационный последовательный выход 32 первого К-разрядного вычислительного модуля соединен с псс 5 ледовательной входной информационной шиной блока 5 согласования, первая входная шина переносов которого соединена с вторым выходом 33 положитель ного и отрицательного переносов первого К-разрядного вычислительного модуля, а вторая входная шина переносов блока 5 согласования соединена с первым выходом 34 положительного и отрицательного переносов первого К-разрядного вычислительного модуля Первый 35 и второй 36 входы положительного и отрицательного переносов кажцого предыдущего К-разрядного вычисли тельного модуля соединен с первым 34 и вторым ЗЗ соответственно входами положительного и отрицательного переносов каждого последующего модуля. Первая и вторая информационные последова тельные выходные шины блока 5 согласования соединены с первой 26 и второй 27 информационными последовательными входами первого К-раэрядного вычислительного модуля, 30Кроме того, арифметический расширитель содержит первый 37 и второй 38 блоки анализа, блок 39 начальной установки. Выход блока 3 управления первым параллельным сумматором соеди 35 нен с входной шиной сигналов управления параллельным сумматором второго блока 38 анализа, а выход блока 4 управления вторым параллельным сумматором соединен с входной шиной сигналов управления параллельным сумматором первого блока 37 анализа, Выходная шина сигналов управления параллельным сумматором второго блока 38 анализа соединена с входом 40 управлечэ ния первым параллельным сумматором каждого К-разряднсгс вычислительнсго .модуля и первым и вторым инфсрматдснными входами блока 5 согласования, а выходная шина сигналов управления параллельным сумматором первого блока 37 анализа соединена с входом 41 управления вторым параллельным сумматором каждого К-разрядного вычислительного модуля и третьим и четвертым информационными входами блока согласования.Входы знака делителя каждого блока 37 и 38 анализа соединены с выхо 1 6дом знака блока 39 начальной устаноь ки, а входы режима блоков 37 и 38 ан, лиза соединены с входом 42 режима ус ройства и входом режима блока 5 согла сования, первая входная шина переносов которого соединена с входом положит льного и отрицательного переносов блока 39 начальной установки. Вхоцная шина блока логических элементов первогс блока 37 анализа соединена с первым выходом 34 положительного и отрицательного перекосов первого К-разря - ного вычислительного модуля, а входная шина блока логических элементов второго блока 38 анализа соединена с выходом установки блока 39 начальной установки, выход занесения которого соединен с установочными входами 43 каждого из К-разрядных вычислительных модулей.Обнуляющий вход блока 39 начальной установки соединен с обнуляющим выходом блока 2 управления, а синхронизирующий вход блока 39 начальной установки соединен с первым синхрониэирующим входом блока 5 согласования. Вхо, начального занесения и первый и второй информационные входы блока 39 начальной установки соединены соответственно с выходом начального занесения блока 2 управления, перьсй информационной входной шиной 16 и второй информационной вхсднсй шиной 19, Вход режима блока 2 управления соединен с входом 42 режима, Пятый информационный вход блока 5 согласования соединен с первой 1 п формационной выходной шиной первого 1:-разрядного вычислительного модуля.Каждый К-разрядный вычислительныймодуль 1 (фиг, 2 1 содержит первый 44и второй 45 параллельные сумматоры,первьй 46 и второй 47 параллельныерегистры, третий 48, четвертый 49 ипятый 50 регистры, первый 51 и второй52 вычнтатели, Причем информационныйвход первого параллельного регистра 46 соединен с первым информационным входом 17 К-разрядного вычислительногс модуля, упраьляющий вход первого параллельного регистра 46 соединен с управляющим входом пятого регистра 50 и запускающим входом 36 К-раэрядногс вычислительного модуля, а выход пер - всго параллельного регистра 46 соединен с первым информационным входом первого параллельного сумматора 44 и вторым информационным входом второгопараллельного сумматора 45, Выходы первого и второго параллельных сумматоров соединены с первым информационным входом второго пйраллельного сумматора 45 и инфармационныи входом вто 5 рого параллельного регистра 47 соответственно, выход второго параллельного регистра 47 соединен с вторым информационным входом первого параллельного сумматора 44 и вхадной информационной шиной первого вычитателя 51, выход которого соединен с первым информационным выходом 21 К-разрядного вычислительного модупя, первый 26 и второй 27 инФормационные последовательные входы которого соединены с последовательными входами соответственно третьего 48 и четвертого 49 регист ров, обнуляющие входы которых соединены между собой, абнуляющим входом второго регистра 47 и обнуляющим входом 9 К-разрядного вычислительного модуля.Первый синхронизирующий вход 10 25 К-разряднага вычислительного модуля соединен с входом синхронизации второго параллельного регистра 47, а второй синхронизирующий вход 8 К-разрядного вычислительного модуля соединен 30 с синхранизирующими входами пятого регистра 50 и третьего 48 и четвертого 49 регистров, Последовательный выход пятого регистра 50 соединен с тре. тьим информационным последовательным выходом 29 К-разряднага вычислительного модуля, второй информационный вход 18.каторага соединен с информационным входом пятого регистра 50, первый и второй выходы старшего раз ряда которого соединены с четвертым 30 и пятым 31 информационными последовательными выходами К-разряднага вычислительного модуля соответственно, вход 40 управления первым параллельным сумматором которого соединен с управляющим входом первого параллельного сумматора 44, выход положительного и отрицательного переносов которого соединен с выходом 34 положительного и отрицательного переносов К-разряднага вычислительного модуля.Вход 41 управления вторым параллельным сумматором К-разряднага вычислительного модуля соединен с управляющим входом второго параллельного сумматора 45, выход положительного и отрицательного переносов которого соединен с вторым выходом 33 положительного и отрицательного переносов К-разрядного модуля. Выход старшего разряда второго параллельногорегистра 47 соединен с шестым информационным последовательным выходом 32К-разрядного вычислительного модуля,второй информационный выход 22 которого соединен с выходом второго вь.читателя 52, входная информационная шинакоторого соединена с выходом четвертого регистра 49 и выходом третьегорегистра 48, последовательные выходыкоторых соединены с вторым 25 и первым 24 последовательными выходами Кразрядного вычислительного модуля соответственно.Первый 35 и второй 36 входы положительного и отрицательного переносовК-разрядного вычислительного модулясоединены с входами положительного иотрицательного переносов первого 44 ивторого 45 параллельных сумматоровсоответственно, а третий информационный последовательный вход 28 вычислительного модуля соединен с последовательным входом пятого регистра 50,Кроме того, установочный вход 43 Кразрядного вычислительного модуля соединен с установочным входом второгопараллельного регистра.Первый 37 и второй 38 блоки анализа идентичны, Каждый из блоков анализа содержит (Фиг. 3) узел 53 логических элементов и коммутатор 54, Причемвходная информационная шина 55 каждого из блоков 37 и 38 анализа соединена с первым, вторым, третьим и четвертым входами узла 53 логических элементов, Вход 56 знака делителя каждогоблока анализа 37 и 38 соединен с входам знака числа узла 53 логическихэлементов, первый, второй, третий ичетвертьй выходы которого соединены спервьм, вторым, третьим и четвертымвходами соответственно коммутатора54. пятый, шестой, седьмой и восьмойвходы которого соединены с входной шиной 57 сигналов управления параллельным сумматором, Вход 58 режима каждого из блоков анализа соединен с управляющим входом коммутатора 54, а первьй, второй, третий и четвертый выходы коммутатора 54 соединены с выходной шиной 59 сигналов управления параллельными сумматорами блоков,Блок 5 сагпасавания (Фиг. 4) содержит первый 60, зтарай 61 и третий 621 О 9 156 с .1 регистры, первый 63второй 64 триггеры, первый 65, второй 66, третий 67 и четвертый 68 сумматоры-нычитатели и двухразрядцый последовательный знакораэрядцый сумматор 69, первый5 вход которого соединен последователь. ной входной информационной шиной 70 блока 5 согласонация. Первая входная шина 71 переносов блока 5 согласования соединена с первым информационным входом первого регистра 60, второй информационный вход которого соединен с второй входной шиной 72 переносов блока 5 согласования и с вторым входом двухразрядного последовательного знакоразрядного сумматора 69, третий, четвертый и пятый входы которого соединены с первым, вторым и третьим выходами первого регистра 60 соответственно, обнуляющий и синхронизирующий входы которого соединены с обнуляющим 73 и первым синхронизирующим 74 входами блока 5.Первый, второй, третий и четвертый выходы двухразрядного последовательного знакоразрядного сумматора 69 соединены с первым, вторым третьим и четвертым информационными входами соответственно второго регистра 61, а вы ход значений промежуточного результата двухразрядного последовательного знакоразрядного сумматора 69 соединен с информационным входом второго. триггера 64, обнуляющий и синхронизирующий входы которого соединены с обнуляющим и синхроцизирующим входами соответственно первого регистра 60 и обнуляющим и синхронизирующим нходами соответственно второго регистра 61. 40 Обнуляющий вход первого триггера 63 соединен с обнуляющим входом третьего регистра 62 и второго триггера 64, выход которого соединен с входом значений промежуточного результата двух разрядного последовательного зцакоразрядного сумматора 69 и первым входом третьего сумматора-вычитателя 67,Синхронизирующий вход первого триггера 63 соединен с синхронизирующим 50 входом третьего регистра 62 и вторым синхронизирующим входом 75 блока 5. Выход первого триггера 63 соединен с первой входной шиной первого сумматора-вьгчитателя 65 и первым информаци онным входом третьего регистра 62, первый, второй, третий и четвертый выходы которого соединены с первой 76 и второй 77 соответственно информациоццыми последовательными ныходцьсмипсинами блока. Втс 5 рой информациоццьсйвход третьего регистра 62 соедццен спервой всодной шиной первого сумматора-вычитателя 65, претий и четвертыйинформационные вк.".пы третьего регистра 6соединены с второй входной ппной первого сумматора-нычцтателя 65,которая также соединена с первым итретьим выходами трет.его регистра62, второй и четвертьп 1; выходы которого соединены с перной входной шиной первого сумматора-нычитателя 65,выход которого соединен с первым информационным параллельным выходом78 блока,Информационный вход первого триггера 63 соединен с перво. входной пщцойвторого сумматора-вычитателя 66, выходкоторого соединен с вторым информационным параллельным выходом 79 блока,Второй, третий и четвертый входы третьего сумматора-вычитателя 67 соединены с третьим, вторым и первым выходами соответственно первого регистра60. Первый и второй входы четвертогосумматора-нычитателя соединены с вторым и первым выходами соответственнопевого регистра.Кроме того блок 5 содержит четвертый 8 С и пятый 81 регистры, третийтриггер 82, первый 83 и в 7 орой 84мультиплексоры. Второй мультиплексор84 имеет информационные входы с первого по четырнадцатый, а выходы - с первого по седьмой. Первый, второй, четвертый и шестой выходы второго мультиплексора 84 соединены с второй входной нп.ной второго сумматора-вычитателя 66, третий, пятый и седьмой выходы второго мультиплексора 84 соедиьецы с первой входной шиной второго сумматора-вычитателя 66, первый, второй,третий и четвертый выходы первогомультиплексора 83 соединены с третьим,вторым и четвертым входами третьегорегистра 62 и информационным входомпервого триггера 63 соответственно,Обнуляющие входы четвертого 80,пятого 81 регистров и третьего триггера 82 соединены ме)щу собой и обнуляющим входом 73 блока согласования,а синхронизирующие входы четвертого80 и пятого 81 регистров и третьеготриггера 82 соединены между собой ипервым синхронизирующим входом 74блока 5. Входы управления первым 83и вторым 84 мультиплексорами соеднне1низирующий вход регистра 93 начальнойустановки второго блока анализа соединен с синхронизирующим входом 97блока 39 начальной установки. Второйинформационный вход 102 блока 39 начальной установки соединен с вторымвходом элемента И 90 и вторым входомэлемента И 91, выход которого соеди"нен с вторым входом регистра начальной установки второго блока анализа,Вход 98 положительных и отрицательныхпереносов блока соединен с третьимвходом регистра 93 начальной установки второго блока анализа, выход которого соединен с выходом 99 установкиблока. 39 начальной установки, выход100 знака которого соединен с выходомтриггера 92 знака делителя. Выходэлемента И 90 соединен с. выходом 101занесения блока 39 начальной установки.Блок 2 управления (фиг, 6) содержит первый 103 и второй 104 элементызадержки, триггер 105 управления, генератор 106 импульсов, коммутатор107, счетчик 108 импульсов и формирователь 109 импульсов, выход которогосоединен с обнуляющим входом счетчика108 импульсов и обнуляющим выходом110 блока 2 управления. Выход счетчика 108 импульсов соединен с выходом111 останова. блока и с обнуляющим входом триггера 105 управления, выходкоторого соединен с управляющим входом генератора 106 импульсов выходкоторого соединен с первым информационным входом коммутатора 107, выходкоторого ".оединен со счетным входомсчетчика 108 импульсов, входом второго элемента 104 задержки и первымсинхронизнрующим выходом 112 блока 2.Второй синхронизирующий выход 113и запускающий вход 114 блока 2 соединены с выходом второго элемента 104задержки и входом формирователя 109импульсов соответственно. Вход 115внешней синхронизации и управляющийвход 116 блока соединены с вторым инФормационным и управляющим входамикоммутатора 107 соответственно, Выходпервого элемента 103 задержки соединен с установочным входом триггера105 управления,Кроме того, блок 2 управления содержит третий элемент 117 задержки иузел 118 совпадения, Вход третьегоэлемента 117 задержки соединен с выходом формирователя 109 импульсов, а 1156634 12ны между собой и вхоДом режима блока5. Первый 85, второй 86, третий 87 ичетвертый 88 информационные входыблока 5 соединены с первым, вторым,третьим и четвертым информационнымивходами четвертого регистра 80, первый, второй, третий и четвертый выходы которого соединены с первым, вторым, третьим и четвертым информационными входами пятого регистра 81.Первый, второй, третий, четвертый,пятый и шестой информационные входынервого мультиплексора 83 соединеныс первым, вторым, третьим и четвертым выходами второго регистра 61 ипервым и вторым выходами пятого ре"гистра 81, Третий выход пятого регистра 81 соединен с информационнымвходом третьего триггера 82 и первым 20информационным входом второго мультиплексора 84. Седьмой и восьмой входыпервого мультиплексора 83 соединены свыходом третьего триггера 82 и четвер -тым выходом пятого регистра 81 соответственно, Первый, второй, третий ичетвертый выходы четвертого регистра80 соединены с вторым, третьим, четвертым и пятым соответственно входамивторого мультиплексора 84. Первый и 30второй входы четвертого регистра 80соединены соответственно с шестым иседьмым входами второго мультиплексо-,ра 84, Восьмой, девятый, десятый,одиннадцатый и двенадцатый входы вто 35рого мультиплексора 84 соединены спервым, вторым и третьим выходами третьего сумматора-вычитателя 67 и первым и вторым выходами четвертого сумматора-вычитателя 68 соответственно, 40Тринадцатый вход второго мультиплексора 84 заземлен, четырнадцатый входвторого мультиплексора 84 соединен спятым информационным входом 89 блока5 согласования,45Блок 39 начальной установки (фиг,5)содержит элементы И 90 и 91, триггер92 знака делителя, регистр 93 начальной установки второго блока анализа,Первый вход регистра 93 соединен спервым входом триггера 92 знака делителя и с обнуляющим входом 94 блока,первый информационный вход 95 которо-го соединен с вторым входом триггера92 знака делителя, третий вход которого соединен с первым входом элемента И 90, входом 96 начального занесения блока 39 начальной установки ипервым входом элемента И 91. Синхро -4114л ения, поступающие значения д елц т елв параллельном дополнительном коде преобразуются в параллельный зцакоразрядный код Бута с помощью моцтажцогс соединения, а занесение делимого сразу же происходит в параллельном зцакоргэрядном коде,Далее, н блоке 2 управления через время 7 , обусловленное задержкой3 фраспространения импульса через третий 117 и первый 103 элементы задержки и временем срабатывания триггера105 управления производится запуск генератора 106 импульсов, с сицхронизирующего выхода которого через коммутатор 10 на вход счетчика 108 импульсов поступает синхронизирующая серия импульсов с периодом Тцц Эта же серия импульсов поступает на первый син. хронизирующий выход 112 и через второй элемент 104 задержки ( ) на. второй синхронизирующий выход 113 блока 2 управления устройством. При этом 31 см 1 Тсм 1 ТБя ць(ц 31 Р 1 ф где Т ,и Т- время срабатыванияпервого и второгопараллельных сумматоров К-разрядноговычислительного модуля;время срабатыванияобоих блоков анализа;время срабатываниявторого регистра 47каждого К-разрядноговычислительного модуля,Таким образом, процесс вычисленияосуществляется следующим образом, Напервом шаге осуществляется процесс нахождения частичного остатка и определения первых двух цифр частного путемсуммирования либо вычитания делителяиз делимого первым ц вторым параллельными сулматоралп К-разрядного вычислительного модуля, которое производится под управлением сигналов, поступающих с выхода первого 37 и второго38 блоков анализа, На первом параллельном сумматоре 44 происходит вычитание делителя из сдвинутого делимого,записанного на втором регистре 47, Вовтором параллельном сумматоре 45 так 1663выход - с входом первого элемента 103задержки и первым входом узла 118 совпадения, второй вход которого соединен с входом 119 режима блока 2 управления, а выход - с выходом 120начального занесения блока 2.Работу арифметического расширителя рассмотрим для случая выполненияоперации деления (работа при умноже 1 Онии аналогична работе известного расширителя).Вначале выбирается режим работы,для чего на управляющий вход 13 ивход режима 42 подаются соответствую 15щие сигналы. Работа начинается с подачи на запускающий вход 6 единичногоимпульса произвольной длительности.11 ри поступлении этого импульса на запускающий вход 114 блока 2 управления, 20который является входом формирователя 109 импульсов блока 2 управления,формирователь импульсов вырабатываетотрицательный импульс, по которомупроизводится установка в "0" второго 2547, третьего 48 и четвертого 49 регистров в каждом К-разрядном вычислительном модуле 1, первого 60, второго61, третьего 62, четвертого 80 и пятого 81 регистров и первого 63, второго 3064 и третьего 82 триггеров блока 5 согласования, счетчика 108 импульсовблока 2 управления, триггера 92 знака делителя блока 39 начальной установки и регистра 93 начальной уста 35нонки первого блока анализа блока39 начальной установки,Запись делителя производится в первыйрегистр 46 К-разрядных вычислительных модулей по переднему фРонту 40запускающего импульса, Запись делимого производится во второй регистр 47вычислительных модулей по солпадециюсигцалоц кода операции (деление) и переднему фронту задержанного третьимэлементом 117 задержки выходного импульса формирователя 109 импульсовблока 2 управления, Кроме того, поэтому же сигналу производится занесение начальных условий в регистр 93 ца чальной установки второго блока 38анализа блока 39 начальной установки,которые представляют собой значениястарших разрядов делимого, поступающих с второй информационной входнойшины 19. Ввиду того, что вычисленияна параллельных сумматорах К-разрядных вычислительных модулей производятся в знакоразряднои системе счисПосле первых четырех тактов на первой 76 и второй 77 информационных последовательных выходных шинах блока согласования появляются две старшие цифры результата, которые поступают в третий 48 и четвертый 49 регистры первого К-разрядного вычислительного модуля 1(1), причем в первый из них поступают четные разряды результата, а во второй, - нечетные. Поступление первых двух цифр на последовательные выходные шины блока согласования происходит через четыре такта благодаря наличию последовательного ряда регистров 80 и 81 и триггера 82 (буферного регистра) в блоке 5 согласования. Буферный регистр служит для согласования индексовпеременных в режимах умножения и деления, Перед каждым циклом вычислений буферный регистр следует обнулять, По прошествии 1 шагов, где 1 = К и/2, в регистрах 48 и 49 вычислительных модулей будут сформированы старшие разряды результата А , А, АА(для четных разрядов) Аэ Аэ А 5 фэА 2 е- (для нечетных разрядов). Оставшиеся старшие разряды результата формируются на первом 78 и втором 79 информационных выходах блока 5 согласования,а разряды остатка - на первом 21 и втором 22 информационных выходах вычислительных модулей Преобразование избыточного кода в дополнительный осуществляется путем выполнения операции А . - А на вычнтателях 51 и 52 вычислительных модулей и сумматорах-вычитателях 65 и 66 блока 5 согласования, Причем для получения дополнительного кода на втором информационном параллельном выходе 79 блока 5 согласования осуществляется предварительное суммирование на третьем 67 и четвертом 68 сумматорах-вычитателях блока 5 согласования, сгруппированных с соответствующими весами, как положительных, так и отрицательных цифр с учетом формирования возможных при этом переносов,156634 же происходит вычитание сдвинутого результата после первого сумматора и поступающего с первого регистра делителя. Работа параллельных сумматоров 44 и .45 осуществляется под управ 5 лением сигналов, поступающих с выходов первого 37 и второго 38 блоков анализа (в режиме умножения блоки анализа пропускают без преобразования сигналы управления параллельными сумматорами с выходов блоков управления первым и вторым параллельными сумматорами, так же как в известном расширителе) .15В режиме деления в блоках 37 и 38 анализа формируются сигналы г; управления параллельными сумматора%и К-разрядных вычислительных модулей, являющиеся одновременно цифрами частного 20 г., поступакцими на вход блока сог 1ласования. Цифры частного формируются узлом 53 логических элементов в блоках 37 и 38 анализа по старшим разрядам а+, а;, а+, а; векторов, находя щихся в первом 44 и втором 45 сумматорах вычислительных модулей соответственно таблицам логики (табл. 1 и 2) с учетом знака делителя ВЦифры частного г. поступают на вход блока сог ласования, с появлением первого импульса из синхронизирующей серии во втором параллельном регистре 47 К-разрядного вычислительного модуля записывается первое значение частично го остатка.Цифры частного г.(г+, г г+, г,) поступают на первый, второй, третий и четвертый информационные входы блока 5 согласования, В режиме деления 4 О цифры частного поступают на вход буферного регистра, состоящего из четвертого 80 и пятого 81 регистров и триггера 82, а далее на входы первогомультиплексора 83, а также на входы второго мультиплексора 84 блока 5 согласования, Запись в третий регистр 62 блока 5 согласования производится по синхронизирующей серии, поступающей с второго синхронизирующего выхода 5 О 113 блока 2 управления устройством. Дальнейшая обработка цифр частного в блоке 5 согласования аналогична процессу умноженияПосле поступления каждого следующе го тактового импульса с первого и второго синхронизирующих выходов блока 2 управления процесс повторяется до тех пор, пока не будут сформирова 16ны все цифры результата, по две цифры на каждом такте вычисленчй.После каждой вычислительной итерации (шаг) с выходов блоков 37 и 38 анализа в блок 5 согласования поступает очередная пара цифр г;, а вр втором параллельном регистре 47 К-разрядных вычислительных модулей записывается значение частичного остатка.17 15663В качестве иллюстрации функционированин блока 5 согласования рассмотрнч операнды на некоторых входах блока 5 согласования после выполнения К шагов вычислениИ, В случае выполнения опера ции умножения на последовательноф . входной информационной шине 70 А на второй входной шине 72 переносов+Р , Р, на первой входной шине 71+ 10 переносов Ргде первый индекс2 Ьпри переменнои указывает разряд ретзультата, а второй - номер параллельного сумматора К-разрядного вычислительного модуля. В режиме деления на15 первом, втором, третьем и четвертом информационных входах - соответственно цифры результата г, " а 4+г. Следует учитывать, что каждый регистр и триггер вносят задержку на 70 такт в индексации переменных. На первом, втором, третьем и четвертом выходах двухразрядного последовательного знакоразрядного сумматора 69 в режиме умножения - соответственно 2 , 25 2., 2 2, а на выходе второго триггера 64 2 , а на выходах третьего 67 и четвертого 68 сумматороввычитателей - соответственно А ц, А , Ау, А, А,.30После 1 итераций с выхода счетчика 108 импульсов поступает импульс на обнуляющий вход триггера 105 управления, который запрещает формирование синхронизирующих импульсов генератора 106 импульсов 11 а первой 20 и второй 23 информационных выходных шинах формируется результат операции деления. 45 Формула изобретения Арифметический расширитель, содержащий блок управления, блок управления первым параллельным сумматором, блок управления вторым параллельным сумматором, блок согласования, и К- разрядных вычислительных модулей, причем в состав блока управления входят первьг и второй элементы задержки, триггер управления, генератор импульсов, коммутатор, счетчик импульсов и формирователь импульсов, выход которого соединен с обнуляющим входом счетчика импульсов и обнуляющим выходом блока управления, выход останова кото- рого соединен с выходом счетчика им-. пульсов и с обнуляющим входом тригге-, ра управления, установочный вход и выход которого соединены соответственно с выходом первого злементв задер",ни входом генератора импульсов, выходкоторого соединен с первым информационным входом коммутатора, выход которого соединен со счетным входом счетчика импульсов, вхздом второго элемента задержки и первым синхронизирующимвыходом блока управления, второй син"хронизирующий выход и запускающий входкоторого соединены с выходом второгоэлемента задержки и входом формирователя импульсов соответственно, а входвнешней синхронизации и управляющийвход блока управления соединены с вторым информационным и управляющим входами коммутатора соответственно, блоксогласования содержит первый, второйи третий регистры, первый, второйтриггеры, первый, второй, третий, четвертый сумматоры-вычитатели и двухразрядный последовательньп. знакоразрядный сумматор, первый вход которого соединен с последовательной входной информационной шиной блока согласования, первая входная шина переносов которого соединена с первым информационным входом первого регистра,второй информационный вход которогосоединен с второй входной шиной переносов блока согласования, котораятакже соединена с вторым входом двухразрядного последовательного знакоразрядного сумм;:тора, третий, четвертьюи пятый входы которого соединены спервым, вторым, третьим выходами соответственно первого регистра, обнуляющий и синхронизирующий входы которогосоединены с обнуляющим и первым синхронизирующим входами блока согласовапия, а первьп 1, второй, третий и четвертый выходы и выход значении промежуточного результата двухразрядногопоследовательного знакоразрядного сумматора соединены с первым, вторым,третьим и четвертым информационнымвходами второго регистра и информационным входом второго триггера соответственно, обнуляющпй и синхронизирующий входы которого соединены с обнуляющим и синхронизирующим входами соответственно первого регистра и обнуляющим, синхронизирующим входами соответственно второго регистра, а обнуляющий вход первого триггера соединен с обнуляющим входом третьего регистра и второго триггера, выход которого соединен с входом значений;промежуточного результата двухразряд