Процессор

"П с,ь " :ИЪ)1("Яевская ССР83. ьст /22 ктиройствзацие раз.-М.: ие относится к вычисике и может быть исразработке быстроГОСУДАРСТВЕННЫИ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ(57) Изобретенлительной технпользовано при действующих вычислительныхсистем. Цель изобретения в повышен быстродействия процессора засчет совмещенияво времени выполнения независимых операций над полусловами. Процессор содержит блок 4 памяти микрокоманд, регистр 5 микрокоманд, вычислительный блок 1, блок 11 памяти констант, блок 20 элементов И, коммутатор 21 начальной установки, элемент ИЛИ 22, мультиплексор 19 условий, регистр 13 адреса микрокоманды, блок 14 памяти адресов переходов, двухкортовый регистр 15 адреса перехода, регистр 16 внешних переходов, регистр 17 маски и блок 18 маскирования. 1 з.п. ф-лы,3 ил., 2 табл.113Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих вычислительных систем.Цель изобретения - повышение быстродействия процессора.На фиг.1 показана структурная схема процессора; на фиг.2 - структурная схема вычислительного блока; на фиг,3 - временные диаграммы обработки в процессоре микрокоманды.Процессор содержит вычислительный блок 1, состоящий из двух одинаковых операционных узлов 2 и 3, блок 4 памяти микрокоманд, регистр 5 микро- команд, содержащий два одинаковых поля 6 и 7 управления операционными узлами, поле 8 управления внутренними блоками, поле 9 управления внешними устройствами и поле 10 адреса следующей микрокоманды, блок 11 памяти констант, блок 12 формирования адреса микрокоманды, в состав которого входит регистр 13 адреса микрокоманды, который может быть выполнен на базе любых синхронных триггеров О-типа и младдий разряд которого должен иметь независимый Б-вход, блок 14 памяти адресов переходов, регистр 15 адреса перехода, регистр 16 внешних переходов регистр 17 маски, блок 18 маскирования, мультиплексор 19 условий, первый блок элементов И 20, коммутатоР 21 начальной установки, элемент ИЛИ 22, информационный вход-выход 23, внутреннюю шину 24 данных, выходы 25 управления внешними устройствами регистра микро- команд, вход 26 кода операции процессора, выход 27 поля управления первым операционным узлом регистра микрокоманд, выход 28 поля управления вторым операционным узлом регистра микрокоманд, выход 29 флатов первого операционного узла, выход 30 флатов второго операционного узла, вход 31 и выход 32 переноса первого операционного узла, вход 33 и выход 34 переноса второго операционного узла. Первый блок элементов И содержит первый 35, второй 36, третий 37, четвертый 38, пятый 39, шестой 40, седьмой 41 входы и первый 42, второй 43, третий 44, четвертый 45, пятый 46, шестой 47, седьмой 48, восьмой 49, девятый 50, десятый 51, одиннадцатый 52 и двенадцатый 53 выходы.32328 210 15 20 25 30 35 40 45 50 55 Процессор содержит также вход 54 начальной установки.Соответствие между входными синхроимпульсами и выходными сигналамидля первого блока элементов И 20представлено в табл, 1,Операционный узел 2 (3) содержит(фиг.2)процессорный элемент 55, буферный регистр 5 Ь, коммутатор 57 исходных данных, первый и второй сдвигатели 58 и 59, мультиплексор 60 сигнала переноса, группу элементов И 61,Группа элементов И 61 содержитпервый 40 и второй 41 входы и первый62, второй 63, третий 64, четвертый65, пятый 66 выходы,Соответствие между входными и выходными сигналами группы элементовИ 61 представлено в табл.2.Процессор работает следующим образом.Выполнение любой микрокомандыпроизводится за одинаковый периодвремени, называемый микроциклом.Обработка микрокоманд производитсяв конвейерном режиме, т.е. в течениеодного микроцикла выполняются следующие процедуры: реализация текущей микрокоманды М, находящейся нарегистре 5 микрокоманд, в исполнительном блоке 1 под управлением полей 6 и 7 регистра микрокоманд;формирование, адреса следующей микрокоманды Й и выборка микрокоманды Миз блока 4 памяти микрокоманд поадресу, установленному на ее адресных водах блоком 12 формированияадреса микрокоманды, под управлениемполя 8 регистра 5 микрокоманд.Формирование адреса микрокомандыМ может выполняться четырьмя различными способами.1. Если микрокоманда М безусловная, то ее адрес поступает без изменения из поля 1 О адреса следующеймикрокоманды регистра 5 микрокомандв регистр 13 адреса микрокоманды.Оттуда в нужный момент времени онзадается на адресные входы блока 4памяти микрокоманд и удерживаетсятам в течение времени, необходимогодля чтения микрокоманды.2. Если адрес микрокоманды М определяется по условию, выработанномуузлом 2 (3), то это условие поступает по цепям 29 или 30 через мультиплексор 19 условий на единичный входмладшего разряда регистра 13 адреса328 з 1332 микрокоманд, в который предварительно был заслан код адреса из поля 10 регистра микрокоманд так же, как в п.1. В этом случае код адреса в по 5 ле 10 регистра микрокоманд содержит 11 11О в младшем разряде , Если условие выработалось , то младший разряд адреса в регистре 1 3 устанавливается в " 1 " , если не т - то остается в "О " . Дальнейшие действия аналогичны и . 1 .3, Если адрес микро команды М опр еделяе т ся по реэультатам вычислений микро команды 1., предшествовавшей М , в узлах 2 ( 3 ) т о вычисленный код 1 5 поступает в конце пр едьщуще гоююкроцикла по цепям 2 3 и 2 4 на регистр 1 5 адре са перехода, а с выхода этого регистра в данном микроцикле посту.пает на адресные входы блока 1 4 па мяти адресов переходов и удерживается там в . течение времени , нео бходимого для чтения адреса микрокоманды М , который поступает с выходов блока 1 4 памяти адресов переходов на адрес ные входы блока 4 памяти микрокоманд .4 . Если адрес микрокоманды М задается другими процессорами системы , например , код команды языка высокого З 0уровня должен включить в данном проце с сор е выполнение определенной микропро г раммы, то соответствующий код поступает по цепям 26 на регистр 1 6 внешних переходов , маскируется в блоке 1 8 с текущим кодом регистра 1 7 маски и, если блокировка для данного кода отсутствует , поступает н а адресные входы блока 1 4 памяти адресов переходов . Дальнейшая процедура ана логична и , 3 .В течение микроцикла выполнения текущей микрокоманды поле 9 упр авления внешними устройствами регистра 5 микрокоманд выдает по цепям 2 5 в се сигналы , необходимые при вз аимодействии процессора с другими устрой ствами системы , например сигналы запро сов н а обращения к общей памяти системы и т . и .50Вычислительный блок 1, состоящий из двух одинаковых узлов 2 и 3, каждый из которых обрабатывает полуслово информации, работает следующим образом. Каждый узел содержит процессорный элемент 55, который может выполнять над полусловом информации ряд арифметических и логических операций. Источниками обрабатываемой информации могут служить внутренняя память микропроцессорных элементов 55, буферньпЪ регистр 56, блок 11 памяти констант, связанные с процессорным элементом по внутренней шине 24 данных через коммутатор 57 исходных данных, а также устройства системы, внешние по отношению к данному процессору, связанные с процессорным элементом 55 по внешней шине 23 данных через коммутатор 57 исходных данных, Приемниками информации могут служить внутренняя память процессорного элемента 55, буферный регистр 56, регистр 15 адреса перехода через сдвигатель 58 по внешней шине 23 данных или через сдвигатель 59 по внутренней шине 24 данных, а также устройства системы, внешние по отношению к данному процессору, через сдвигатель 58 по внешней шине 23 данных. При этом сдвигатели 58 и 59 обеспечивают быструю передачу любых комбинаций байтов по внутренней и внешней шинам данных.Поля 6 и 7 управления операционными узлами регистра 5 микрокоманд содержат все коды, необходимые для управления работой операционных узлов, а именно: код элементарной операции набора процессорных элементов 55; код входного переноса Р и код управления мультиплексором 60 сигнала переноса; коды адресов двух источников информации; код адреса приемника информации; код управления сдвигателями 58 и 59; код управления коммутатором 57 исходных данных; код управления группой элементов И 61,Исполнительный блок 1 может обрабатывать информацию в двух режимах: с полноразрядным словом и с полусловами. При обработке полнораэрядного слова поля 6 и 7 управления операционными блоками регистра 5 микрокоманд содержат одинаковую информацию, под управлением которой выполняется элементарная операция над всеми разрядами информационного слова. Если по ходу выполнения микропрограммы требуется обработка независимых слов, разрядность которых не превьппает полуслова, то узлы 2 и 3 выполняют независимые операции над полусловами под управлением соответственно полейГ6 и 7, содержащих в данном случае разную информацию. При этом производительность исполнительного блока 15 13323 фактически удваивается за счет максимального использования его оборудования.Рассмотрим работу предлагаемого процессора на примере выполнения двух независимых операций над полусловами информации под управлением одной микрокоманды.Пуск процессора осуществляется по 10 входам 54 начальной установки следующим образом. На адресные входы блока 4 памяти микрокоманд поступает адрес пусковой микрокоманды через первые входы данных коммутатора 21 15 начальной установки. Разрешается чтение микрокоманды из блока 4 памяти микрокоманд через элемент ИЛИ 22 и устанавливается в "1" разряд регистра 16, соответствующий коду адреса 20 первой микрокоманды вызываемой микропрограммы, Одновременно на входы 35-41 начинают поступать синхроимпульсы. Сигналы с входов начальной установки снимаются, когда пусковая 25 микрокоманда переписана на регистр 5 микрокоманд, При этом коммутатор 21 начальной установки переключается на прием информации по вторым входам данных. Пусковая микрокоманда опра- ВО шивает ре-истр 16 внешних переходов и через блок 18 и блок 14 памяти адресов переходов (синхровходы соответственно 48 и 49) Формирует адрес первой микрокоманды Й вызываемой ми кропр раммы, который поступает на адресные входы блока 4 памяти микро- команд. Затем производится чтение микрокоманп " 11 из блока 4 памяти микро- команд и ;пись ее в регистр 5 микрокоманд (синхровходы 51 и 42 соответственно),28выполняются под управлением поля8 регистра 5 микрокоманд,Параллельно в вычислительном блоке 1 под управлением полей 6 и 7 регистра 5 микрокоманд выполняютсяследующие действия, В операционномузле 2, обрабатывающем младшее полуслово информации, под управлениемполя 6 регистра 5 микрокоманд(цепи 27) считываются два операндаиз внутренней памяти микропроцессорных элементов 55 и в АЛУ выполняетсяарифметическое сложение (блоки 55 и60, синхровход 63). Результат появляется на О-выходах процессорныхэлементов 55 и через сдвигатель 58под управлением синхровхода 65 поступает на выходы 23, откуда можетбыть записан во внешние приемникиинформации под управлением соответствующих сигналов на выходах поля 9регистра 5 микрокоманд (выходы 25) .В операционном узле 3, обрабатывающем старшее полуслово информации,под управлением поля 7 регистра 5микрокоманд (цепи 28) считываетсяпервый операнд из буферногорегистра56 по цепям 24 через коммутатор 57исходных данных на О-входы процессорных элементов 55 (синхровход 62);одновременно второй операнд считывается из внутренней памяти процессорных элементов 55; в АЛУ выполняетсяоперация логического умножения, результат операции записывается вовнутреннюю память процессорных элементов (блоки 55 и 60, синхровход63) .Формула изобретения50 5.5 В рассматриваемом примере микро- команда М является безусловной, т.е. адрес следующей микрокоманды М задан в поле 1 О регистра 5 микрокоманд, откуда он передается в регистр 13 адреса микрокоманды под управлением синхровхода 43, Затем под управлением синхровхода 50 он поступает на входы адреса микрокоманды через вторые входы данных коммутатора 2 начальной установки, разрешается чтение микрокоманды через элемент ИЛИ 22 и под управлением синхровхода 51 производится чтение следующей микрокоманды М из блока 4 ,памяти микрокоманд, Все эти процедуры 1.Процессор, содержащий блок памяти микрокоманд, блок Формирования адреса микрокоманды, регистр микро- команд, вычислительный блок, причем выход блока памяти микрокоманд соединен с информационным входом регистра микрокоманд, выход поля управления внешними устройствами которого соединен с выходом управления внешними устройствами процессора, о т л и - ч а ю щ и й с я тем, что, с целью увеличения быстродействия процессора, он содержит блок памяти. констант, блок элементов И, коммутатор начальной установки и элемент ИЛИ, причем блок формирования адреса микрокоманды содержит мультиплексор условий, 1332328 8регистр адреса микрокоманды, блок памяти адресов переходов, регистр адреса перехода, регистр внешних переходов, регистр маски, блок маскирования, а вычислительный блок содержит первый и второй операционные узлы, причем выходы первого и второго полей микроопераций соединены соответственно с входами кода операции первого и второго операционных узлов, первые информационные входы- выходы которых объединены и соединены с первым информационным входом регистра адреса перехода и с информационным входом-выходом процессора старший разряд информационного входа регистра внешних переходов, первый информационный вход и управляющий вход коммутатора начальной установки и первый вход элемента ИЛИ объединены и подключены к входу начальной установки процессора, вход кода команды процессора соединен с остальными разрядами информационного входа регистра внешних переходов, выход которого соединен с первым информационным входом блока маскирования, второй информационный вход которого соединен с выходом регистра маски, информационные входы регистра маски, адресные входы и вход управления чтением блока памяти констант, вход управления мультиплексора условий, вход управления чтением блока памяти адресов переходов, вход управления третьим состоянием регистра адреса перехода и с первого по двенадцатый входы блока элементов И объединены и подключены к выходам поля управления внутренними блоками регистра микрокоманд, выход поля адреса следующей микрокоманды которого соединен с информационным входом регистра адреса микрокоманды, выход .которого соединен с выходом блока памяти адресов переходов и с вторым информационным входом коммутатора начальной установки, выход которого соединен с входом адреса блока памяти микрокоманд, вход управления чтением которого соединен с выходом элемента ИЛИ, выход блока маскирования соединен с выходом регистра адреса переходов и с адресным входом блока памяти адресов переходов, вторые информационные входы-выходы первого и второго операционных узлов объединены и соединены с выходом блока памяти констант и 5 10 15 20 25 30 35 40 45 50 55 вторым информационным входом регистра адресов переходов, выходы логических условий первого и второго операционных узлов соединены соответственно с первым и вторым информационными входами мультиплексЬра условий, выход которого соединен с вхо)дом установки в "1" младшего разряда регистра адреса микрокоманды, первый синхровход процессора соединен с первыми синхровходами первого и второго операционных узлов и тринадцатым входом блока элементов И, второй синхровход процессора соединен с вторыми синхровходами первого и второго операционных узлов и с четырнадцатым входом блока элементов И, третий синхровход процессора соединен с пятнадцатым и шестнадцатым входами блока элементов И, четвертый синхровход процессора соединен с семнадцатого по девятнадцатый входы, а пятый синхровход процессора соединен с двадцатого по двадцать второй входы блока элементов И, шестой и седьмой синхровходы процессора соединены соответственно с двадцать третьим и двадцать четвертым входами блока элементов И, с первого по двенадцатый выходы которого соединены соответственно с синхровходами регистра микрокоманд, регистра адреса микро- команды, регистра внешних переходов, регистра маски, мультиплексора условий, с входами управления третьим состоянием регистра адресов переходов, блока маскирования, блока памяти адресов переходов, регистра адреса микрокоманды, блока памяти микрокоманд, блока памяти констант, с синхровходом регистра адреса переходов, выход признака переноса второго операционного узла соединен с входом признака переноса второго операционного узла, выход признака переноса которого соединен с выходом признака переноса из старшего разряда слова процессора, вход признака переноса в младший разряд слова процессора соединен с входом признака переноса первого операционного узла.2Процессор по п.1, о т л и - ч а ю щ и й с я тем, что содержит процессорный элемент, группу элементов И, буферный регистр, мультиплексор сигнала переноса, коммутатор исходных данных, первый и второй сдвигатели, причем первый информационныйТаблица 1 Выход СИ 1 35 42 15 СИ 2 36 43,44,45 СИ 3 37 46 СИ 4 38 47,48,3950,51 20 СИ 5 39 СИ 6 40 52 25 СИ 7 Таблица 2 30 Наименова- Входние сигнала Выход 40 62 35 СИ 6 63 - 66 41 СИ 7 913 вход-выход узла соединен с выходом первого сдвигателя и первым информационным входом коммутатора исходных данных, второй информационный вход- выход узла соединен с выходами второ го сдвигателя и буферного регистра и с вторым информационным входом комМутатора исходных данных, выход ло-: гических условий процессорного элемента соединен с одноименным выходом узла, вход кода микрооперации и вход номера регистра процессорного элемента, входы управления первого и второго сдвигателей и коммутатора исходных данных, вход управления и первый информационный, вход мультиплексора сигнала переноса и с первого по пятый входы элементов И группы объединены и подключены к входу кода операции узла, выход коммутатора исходных данных соединен с информационными входами буферного регистра и процессорного элемента, информациойный выход которого соединен с информационными входами первого и второго сдвигателей, вход переноса узла соединен с вторым информационным входом мультиплексора сигнала переноса, выход которого соединен с входом переноса процессорного элемента выход переноса которого соединен с выходом переноса узла, первый синхровход которого соединен с шестыми входами элементов И группы, с седьмого по десятый входы которых соединены с вторым синхровходом узола, выходы с первого по пятый элементов И группы соединены соответствен 32328 10но с входом управления третьим состоянием буферного регистра, с синхровходом процессорного элемента исинхровходами второго и первого сдвигателей и синхровходом буферного регистра. 10 Наименова- Вход ние сигнала(3 и с иг СИЗ СИ си х ГО,ЯЙ.4 Чтени МАКОМ х,42 Вых КРГР иа р, сиг Вк+ Й Ва. Ы,БОВк. И, БХ3 аж сап/сй 3 ль А.АфанасьевСердюкова Состав Техред едактор В.Пе 672ственногообретенийЖ, Раув Подписнокомитета СССРи открытийская наб., д.45 Заказ 383 ТиражГосудапо делам и3035, Москва,ВНИИПИ ктная, 4 е предприятие, г.ужгород, ул Передача Р 1В ,у;дираВнешних унадое Передачасаюею Ю ЧленениеачерандИВиионненаэрацииЗаписьреяньююИ Производственно-полиграфиче Вк 35 Вх 3 Б В 37 Вк 3 В Вх 39 Вк ФО ВхИ Вх Бг ЙХБ, Вык г 4,а Л й УХИ ВкО